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一粒金砂（中级）

楼主

发表于2014-5-1 11:12 只看该作者

modelsim仿真不符合逻辑 [复制链接]

modelsim仿真verilog代码发现结果不符合逻辑
代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因

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没有初始化详情回复发表于 2014-8-26 20:26

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一粒金砂（中级）

沙发

发表于2014-8-26 20:26 只看该作者

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