最简单4位计数器的testbench的一些小问题

xuhongming

最简单4位计数器的testbench的一些小问题 [复制链接]

今天写了一个最简单的4位计数器（无清零、无使能）的源程序和testbench程序，计数值出不来，是不是testbench中还需要对计数值先初始化呢，各位大侠帮看看。
4位计数器源程序：
module count4(clk,cnt);
    input clk;
    output [3:0]cnt;
     reg  [3:0]cnt;
     always @(posedge clk)
        begin
        cnt<=cnt+1;
        end
endmodule

testbench程序：
`timescale 1 ns/10 ps
module test_count4();
    reg clk=0;
    wire [3:0]cnt;
count4 i1(.clk(clk),.cnt(cnt));
    always #10  clk=~clk;
    initial
    begin
    $monitor($time,,,"clk=%d cnt=%d",clk,cnt);
    #400  $stop;
    end
endmodule

仿真波形：

xuhongming

简单4位计数器（modelsim仿真文件与word文档）.zip (45.93 KB, 下载次数: 24)

2014-3-16 12:51 上传

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简单4位计数器（modelsim仿真文件与word文档）

没人回答，我就自问自答吧，是在一个fpga群里，一个前辈教我的，在这里先感谢那位前辈了。
上面波形中cnt不能计数，是因为cnt没有初值，处于不定态，后面在源程序中修改一下：
reg[3:0]--->reg[3:0]=4‘b0;就可以了，修改后的波形如下

mqliuttoong

额，楼主以后要记得赋初值呀，我也是新手，刚接触FPGA没多久，给你个赞吧

xuhongming

      

4位全加器程序：

module  adder4(cout,sum,ina,

                inb,cin,clk);

    input [3:0]ina,inb;

    input clk,cin;

    output reg[3:0]sum;

    output reg cout;

    always @(posedge clk)

    begin

        {cout,sum}=ina+inb+cin;

    end

endmodule

全加器测试程序testbench

`timescale 1ns/10 ps

module test_adder4();

    reg[3:0]ina,inb;

    reg cin;

    reg clk=0;

    wire cout;

    wire [3:0]sum;

    parameter period=20;

adder4 i1(.ina(ina),.inb(inb),.cin(cin),

        .clk(clk),.sum(sum),.cout(cout));

    always     #(period/2)  clk=~clk;

initial

        begin

        ina=0;

        inb=0;

        cin=0;

        end

    initial

        begin

        repeat(20)

        #20 ina=$random;

        end

    initial

        begin

        repeat(40)

        #10 inb=$random;

        end

    initial

        begin

         repeat(2)

        #200 cin=$random;

        end

    initial

        begin

        $monitor($time,,,"%d+%d+%d={%d,%d}",ina,inb,cin,cout,sum);

        #400 $stop;

        end

endmodule

仿真波形

xuhongming

mqliuttoong 发表于 2014-3-15 18:49
额，楼主以后要记得赋初值呀，我也是新手，刚接触FPGA没多久，给你个赞吧

谢谢教导

xuhongming

4位异步清零计数器(仿真文件与word文档).zip (47.03 KB, 下载次数: 4)

2014-3-16 12:10 上传

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4位异步清零仿真文件

4位异步清零计数器(仿真文件与word文档).zip (47.03 KB, 下载次数: 4)

2014-3-16 12:10 上传

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4位异步清零仿真文件

xuhongming

xuhongming

异步清零、计数使能、数据加载控制功能的4位计数器（仿真文件与测试文档）.zip (66.87 KB, 下载次数: 1)

2014-3-16 12:39 上传

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异步清零、计数使能、数据加载控制功能的4位计数器（仿真文件与测试文档）

异步清零、计数使能、数据加载控制功能的4位计数器：

module count4_rst_en_load(clk,rst,en,load,data,cnt);

    input clk,rst,en,load;

    input [3:0]data;

    output reg[3:0]cnt;

    always @(posedge clk or negedge rst)

        begin

        if(!rst)  cnt<=0;

            else if(en==1)

                begin

                    if(load)  cnt<=data;

                        else cnt<=cnt+1;

                end

        end

endmodule

测试程序：

`timescale 1 ns/10 ps

module test_count4_rst_en_load();

    reg clk=0;

    reg rst,en,load;

    reg [3:0]data;

    wire [3:0]cnt;

count4_rst_en_load  i1(.clk(clk),.rst(rst),.en(en),

                        .load(load),.data(data),.cnt(cnt));

    always #10  clk=~clk;

    initial

        begin

            rst=0;en=0;load=0;data=4'd6;

            #20  en=1;

            #20  rst=1;

            #20  load=1;

            #20  rst=0;

            #20  rst=1;

            #20  load=0;

        end

    initial

        begin

        $monitor($time,,,"clk=%d rst=%d en=%d load=%d cnt=%d",

                                    clk,rst,en,load,data,cnt);

        #800  $stop;

        end

endmodule

       仿真波形：

xuhongming

上面的文件，modelsim初学者可以试试，已经测试过了，自己也是个初学者，也只能写写这样简单的程序了，还望多多体谅。

mqliuttoong

modelsim还要写配置文件，正在学习如何写，不错

chenzhufly

写的不错 正好可以总结一下modelsim的使用方法
在实践中检验 在实践中总结 是最好的学习方法

xuhongming

谢谢版主的评价。

eezhangasian

我第一次写testbench就遇到这样的问题，纠结了很久，还是查看这个才解决，看来这个是容易犯的错误，好贴