将模拟电路数字化可减少芯片面积

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将模拟电路数字化可减少芯片面积 [复制链接]

因为模拟电路拒绝遵循摩尔定律，所以逻辑电路设计者正在采取相应措施以便充分利用CMOS工艺的优势。通过用数字电路取代模拟功能，即使数字电路比模拟版本使用更多的晶体管，你也能获得更可预测的性能，简化测试并减少芯片面积。

这种模拟电路的数字化并非只是用数字信号处理器(DSP)来实现复杂的模拟功能。事实上，今天的一个大概念是将相对简单的模拟功能数字化。

数字滞后电路是这种技术的一个极佳案例，因为它将不可能的客户要求转换成今天正在生产的低成本产品。按照传统的观念，模拟模块必须足够大才能获得合理的良品率，从而使整个芯片非常昂贵。如果我们从数字的观点重新思考应用，就可以将芯片尺寸减半并使产品可行。

这种成功正在鼓励人们以一种新的方式思考模拟功能。随着SoC中数字晶体管的成本下降至接近于零，关于模拟实现与数字实现之间的抉择已经明显地倾向数字。

现在，你可以用更复杂但更数字化的版本来取代模拟电路。这种突破性的技术转换已经发生，但很少有模拟设计师能真正了解它。下面数字滞后电路的例子说明了其中的含义。

当然，数字滞后电路并不新鲜。创新之处在于即使当应用似乎要求模拟功能时仍采用数字版本。

正常情况下，无论是模拟还是数字电路设计者都将滞后看成是一种模拟功能。我们可以用机械系统来做类比：在一个方向上运动的阀值点不同于另一个方向上运动的阀值点，而滞后是这两个阀值之间的差值。

机械工程师努力想减少滞后，但你需要一些滞后量来确保任何包含反馈的系统的稳定性。因此，模拟设计人员习惯采用滞后的设计理念。但数字设计人员不倾向于考虑滞后，除非他们需要控制一个必须避免在单个设置点上抖动的模拟/机械子系统。

在这种情况下，客户的SoC应用涉及多个必须反跳的模拟信号。这些信号不是从一种电压平滑过渡到另一种电压，而是先上升然后再在两种电压之间抖动。负责这部分应用的模拟设计者知道他能利用滞后来滤除这种抖动。设计者开发出一种明显的解决方案，即：模拟电路可以立即响应最初的从低电压至高电压的转换，但如果电压以10至20微妙量级的间隔跳动，则电路不会立即响应。

这种电路在仿真时工作良好，而且只需14个模拟晶体管，但电路所需的匹配电阻引发了制造上的问题。当这些电阻在物理上被制造得足够大以获得充分的匹配时，裸片随之变大，以至于SoC在经济上不再可行。其结果是产品不能上市。

幸运的是，一些数字设计者听到模拟设计人员谈论这种无法创建的产品，并提议了一种解决方案。一个起始输入转换过程将所有触发器复位，从而使电路输出立刻改变。与此同时，一个32kHz时钟开始通过一连串翻转来同步输入转换。反馈信号可以防止电路输出改变状态，直至起始输入转换已经通过时钟翻转来级联。因此，时钟频率和翻转次数决定了电路中的滞后量。

当与单个模拟输入比较器一道工作时，这种数字滞后电路可以表现得与模拟滞后电路一样精确。不过，对于模拟设计者而言，数字版本存在一个致命缺点：与模拟版本只需14个晶体管相比，数字版本需要大约1,000个晶体管。

但正如它所证明的，数字版本占用的硅片面积远小于模拟电路。数字晶体管要小得多，从而无需很大的匹配电阻。因此，SoC变成一种可行的产品。

除了减少芯片面积外，数字滞后电路还能提供更可预测的性能，因为它的表现不会随着温度或与工艺有关的容差而变化。类似地，数字版本也更容易测试，因为测试设备不必考虑模拟版本可能出错的各种方式。内置自测试并不是原始模拟版本的一个选项。

基于所有这些原因，更多的模拟功能必须数字化。事实上，这种转换已经持续了许多年，其中的案例包括D类放大器、Δ－Σ转换器以及FPGA中的可编程I/O等。但一些模拟功能将成功地抵挡这种数字化的趋势。电流控制D/A转换器的例子表明，当晶体管以密集的“数字”方式使用时，较大的模拟晶体管数量能很好地工作。对于其它众多模拟功能而言，数字化趋势将会继续，直至模拟部分被减小到只有少量晶体管而已。

作者：Richard Tobias

副总裁

Harry Peterson

ASIC和代工业务部设计工程总监

东芝美国电子器件公司