CPLD如何实现频率相加？

qiang6091

CPLD如何实现频率相加？ [复制链接]

      最近再测试手上一个比较成熟的主板，CPLD的输入信号为60M/8192=7.324kHZ，CPLD的时钟为60MHZ，测试输出端竟然为7.5M+7.324k的频率。
在CPLD中将主时钟8分频后与这个输入信号频率相加后输出。或是将输入信号做8193倍频后输出。我查了好多相关资料，如数字锁相环，数字倍频等均不能实现这一的输出，请大家帮忙分析一下，谢谢！

kdy

反向工程啊，呵呵。计数器就行。pll啥的cpld也没有啊

qiang6091

楼上，恕我愚钝。能详细说说计数器怎么实现吗？一个60M晶振的CPLD怎么实现7.50732MHZ的输出？

fsyicheng

计数器很难实现，7.50732MHZ这个频率跟60M的倍数太多小数点了。

qiang6091

是的，楼上说的正是我想的。这么高精度的频率，60M很难实现。但是这个主板中就是用两个频率，7.5MHZ和7.50732MHZ混频后输出中频7.324kHZ来实现测量的。7.5MHZ和7.50732MHZ都是经过CPLD输出的。我找了一周没有找到答案。

qiang6091

看来又是个无解的难题了。

qiang6091

据我了解数字锁相环就是利用输入7.324MHZ来校准7.507324MHZ，但是主振频率应该远大于60M可行。可能我对数字锁相环了解的还不够深入。
我这里有两篇论文可以帮助大家分析。
论文写的很详细，可以实现对低频信号的高精度锁相。

suibian815

我只是来看看大家都分析的～