请教下modelsim中怎么仿真PLL

astwyg

请教下modelsim中怎么仿真PLL [复制链接]

现在做的一点东西,里面用到了PLL,做了个时钟的三倍频:
PLL39MHzx3 PLL39MHzx3_M(
        .inclk0(DSP39MHz),
        .c0(CLK_M)
        );
       
下载到FPGA运行没问题的.
但是用modelsim仿真的时候,给可DSP39MHz时钟,但是不知道怎么观察CLK_M,由CLK_M驱动的其他时钟都没有工作,modelsim给的反应是:
# run 100 ns
#  Note : Cyclone II PLL is enabled
# Time: 0  Instance: ADSample_Interface_vlg_tst.i1.PLL39MHzx3_M.altpll_component.stratixii_pll.pll1
# Warning : Invalid transition to 'X' detected on StratixII PLL input clk. This edge will be ignored.
# Time: 0  Instance: ADSample_Interface_vlg_tst.i1.PLL39MHzx3_M.altpll_component.stratixii_pll.pll1.n1
# Running testbench
run 500ns
#  Note : Cyclone II PLL locked to incoming clock
# Time: 169000  Instance: ADSample_Interface_vlg_tst.i1.PLL39MHzx3_M.altpll_component.stratixii_pll.pll1


现在有点没思路,刚刚开始学modelsim,往各位高手不吝赐教一二..

kdy

1.pll加仿真模型。
2.写个时钟使用预编译指令切换。
二者均可

chenzhufly

没看到CLK_M啊

astwyg

用altera那个Mag什么向导生成的PLL模型是不能用modelsim仿真吧?
写一个仿真模型会不会很难?

astwyg

那是个wire信号,我还不太清楚怎么在modelsim中观察内部的wire和reg信号

chenzhufly

可以做一个reg信号嘛，然后把wire信号赋给它

astwyg

我怕把主程序给写乱了,有什么办法只在TestBench中操作就可以观察么?

kdy

模型不难写，第二个方法实际就是自己写，但PLL真正的属性只有Altera知道，生成IP的时候肯定有仿真模型一起产生的。哪家都一样