【FPGA(cyclone4)第二期 】 时序与仿真学习-传统除法器

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【FPGA(cyclone4)第二期 】 时序与仿真学习-传统除法器 [复制链接]

传统除法的概念跟传统乘法概念是一样的，乘法是累加过程，反之除法是递减过程，知道被除数小于除数。
除数：Divisor 被除数：Dividend 商数：Quotient 余数：Reminder
传统的除法器：
一.先取除数和被除数的正负关系，然后正值化被除数，传统除法器因为需要递减的关系，所以除数取负值的补码形式。
二.被除数递减与除数，每一次的递减，商数递增
三.知道被除数小于除数，递减过程剩下的是余数
四.输出的结果根据除数和被除数的正负关系


起先查找资料看到一个除法器的程序，不过仿真总是不对
1.没有考虑除数为零的情况
2.不能很好的处理除数为负数的情况
程序如下：
test1.zip (2.53 MB, 下载次数: 11)

2013-9-12 10:16 上传

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仿真波形如下：

针对这种情况，我对程序进行了修改，（此处规定余数的符号跟除数的符号一致，我看到EXCEL里面的取余预算是这个样子滴，如果网友有不同意见，请告诉我），
1.考虑到了除数为零的情况，结果为高阻态输出
2.对于除数被除数的正负没有特殊要求，是一个通用的除法器
废话不多，上程序：
test1.1.zip (5.38 MB, 下载次数: 15)

2013-9-12 10:16 上传

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仿真波形图：