FPGA的时钟脚分配以及时钟网络的疑惑

robertslyh

FPGA的时钟脚分配以及时钟网络的疑惑 [复制链接]

在调Cyclone V的ddr3硬核的时候，里面给ddr3的本地时钟管脚分配时必须要和别的硬核功能管脚在同一个bank，否则编译不通过。
但是我采用的FPGA时钟信号在另一个bank。后来发现在管脚分配(pin planner)里面，和硬核功能管脚在同一个bank里面是有一些全局时钟(GCLK)管脚的。如果我直接把这个管脚当作是ddr3的本地时钟输入，分配好以后ddr3是否就相当于已经输入本地时钟了？这里对这些全局时钟还不是很明白，是不是说给了FPGA时钟以后，其他的GCLK都呈现了这个原始时钟的特性，直接分配就可以了？还是得通过一些其他设置？
谢谢大家！

robertslyh

是不是问题太傻了

kdy

1、BANK区里有区域时钟，GCLK是全局时钟，不一样，不管全局时钟接到哪里都是全局，不会是局部时钟。

robertslyh

谢谢版大。我理解一下～
还不是很明白，如果我给DDR3的时钟是一个全局时钟的话，编译能过了。但是这个全局时钟的频率是怎么算的呢？是和这块FPGA的输入时钟相同吗，还是需要在软件里面额外设置这个全局时钟的频率？是不是这个全局时钟就等同于这块FPGA的输入时钟?

robertslyh

版大求指点

kdy

时钟是从外部晶振输入的，频率根据你的DDR3时钟频率以及用户接口频率确定，比如DDR3管脚上双沿800MHz，则时钟是400MHz，数据64bit；那么如果你使用用户接口位宽是512bit，那么用户接口的时钟就降频了512/64=8倍，当然这里是用800MHz降的，因为内部都是SDR的，这样就是100MHz的用户接口了。

robertslyh

谢谢版大的耐心指教！
弱弱地问一下，我这里FPGA的时钟也就是外部晶振的输入脚比如是PIN1，我给DDR3分配了一个时钟脚是PIN2，这个PIN2脚是GCLK(之所以分配PIN2是因为硬核各个功能脚和PIN2在一个bank，和PIN1不在一个bank)。那这里这个PIN2脚的频率和外部晶振输入PIN1脚的频率有没有关系，它们是相等的关系吗?
因为我在进行管脚分配的时候只能用PIN2这个全局时钟作为DDR3的参考时钟了，所以想知道这个PIN2脚和PIN1脚的时钟频率是否相等，是不是可以直接用？还是说必须通过quartus这个软件里面设置一下这个PIN2脚的输出频率？
不知道意思有没有说清楚，麻烦版大了！
真心谢谢版大的指导啊

kdy

真心不大看懂你问的哦
你的输入是指系统时钟吗？给DDR3分配的是指DDR3的总线时钟吗？那不能直接赋值的啊。因为系统输入时钟比较低的。多看看DDR3 IP的PDF 文档。那里都有说明。