Cyclone4时钟树的疑问？

wgang0224

Cyclone4时钟树的疑问？ [复制链接]

Cyclone4时钟树C6等级的可以500MHz，

可是它里面的pll,ram,dsp等模块。没有达到500MHz的



那么他的这个500MHz究竟体现在哪里？
什么地方能用到这个500MHz？？？

kdy

sorry，刚看到问题，
1、首先最大时钟频率和峰值计算速率一样都是镜花水月，而且FPGA里的最高时钟频率一般指寄存器翻转速度；
2、简单说时钟由晶振提供，进入PLL，因为FPGA的时钟管脚接受外部时钟不能达到500MHz，必须由PLL进行倍频，并且PLL的输入有上下限，最低下限大概是30多M起，不记得了。
3、其余资源各有各的工作最高频率Fmax，但切勿用最高频率进行设计，因为当资源增加时时钟速度会下降，Cyclone大致能跑到个100-200M就不错了，还要插入很多流水延迟。
................要说的太多，先说这么多吧