【FPGA助学系列—实例2—跑表1】

ltbytyn

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verilog不过关啊， 不过关。哎，菜鸟玩verilog，写了几句程序错误一大片。还好搞出来了。目前只有简单的跑表功能。后面会加入按键功能。 verilog 程序未优化，优化也是门学问啊。按计划先从最基础慢慢来，后面准备玩玩NIOS。 second_test.rar (107.72 KB, 下载次数: 120)

2013-6-26 13:47 上传

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[ 本帖最后由 ltbytyn 于 2013-6-26 13:47 编辑 ]

ltbytyn

传上来真不容易啊。

eric_wang

  多谢分享啊

ltbytyn

菜鸟作品，没有号召力啊。

soso

呵呵  ltb刚好给我们展示了一个菜鸟炼成记 ，这样其他学习的人也有依据可循了    支持一下

kdy

很不错啊！
我试了一下程序，功能很好！！
程序没有什么问题，只有2个小注意点：
1、命名：HDL目前还没有什么标准命名规范，因为数据类型比较少，也没有C语言的匈氏命名法，但传统意义上大写字母一般做一些特殊用途，比如参数定义或者端口命名，其他的内部寄存器(reg)和线网类型(wire)一般小写。
2、养成好习惯：写成if else嵌套的结构并没有错，很多人都这样写，但一个很明显的劣势是我要花大约5分钟才能搞清楚这个结构的运作，而且通过这个结构我并不知道RTL生成了什么，后者更加可怕。如果不知道就意味着无法对其进行优化。FPGA和C的区别在此体现出来！C你只要知道代码需要干什么，FPGA最好知道代码干了什么
原来的代码是：

于是我改成了以下的代码：

这样每一组寄存器都在掌控之中，我知道怎样的输入引起了他们怎样的变化，
个十百千4个条件计数器就条理清晰了起来。
此处和C不同的是，代码不会因为你写了if而有了优先级，FPGA永远是并行的，没有执行只是条件没有满足而已。
供参考。

astwyg

看了kdy回复一下子能感觉到c和HDL的区别了

ltbytyn

改的好。我没有过Verilog,只是以前看过Verilog相关的书。写的代码也是摸着石头过河。这几天其实也发现了这个问题。只是没有优化。经你这么一改看起来确实很漂亮、简洁，理解起来也很容易。那个if...else嵌套太深，好几次把我也搞晕了

kuliang

kdy大大改的非常好，学习一下，另外建议命名选一些能够理解其意义的名字，即使长一点也没关系

planet007

支持一下

wsdymg

看看，测试下板子

ltbytyn

自己写一些测试更爽。我的也是胡乱整出来的，最近有点小乱，FPGA这一块没有新进展。仍需努力啊

xunxun109

我测试没通过啊，没有现象

ltbytyn

程序是多人测试过的。所以是没有问题的。

测试没通过，自己多找找问题。
比如电路是否与程序一致（程序中映射IO是否和数码管的IO对应）？硬件有无问题等等

feiyang_yuntian

不错！！！！！！！！！！

wanghui9010

hfutoyz

学习了哈哈谢谢啦

david69

very good. Thank for sharing!