【二】【FPGA助学系列—技巧篇】OrCAD与FPGA软件协同设计

kdy

【二】【FPGA助学系列—技巧篇】OrCAD与FPGA软件协同设计 [复制链接]

 

现在的很多PCB工具和FPGA开发软件都有附带的接口，可以相互转换。将PCB设计软件中的管脚转换成FPGA的约束文件，或者再FPGA调整之后再次导入PCB。

建议大家在对FPGA管脚的IO命名时采用既符合PCB工具又符合FPGA设计工具的命名规则进行命名，比如避免使用Protel99软件支持的B\O\O\T\这种方式表示低有效，最好使用下划线(_)，或者(_n)方式进行命名，如果总线类命名使用中括号[]和小括号()等不可避免发生冲突时，只能使用第三方软件如UltraEdit进行编辑替换。

本开发板使用OrCAD系列软件进行设计，因此以OrCAD为例进行讲解。

第一步：打开软件，选中FPGA的任意一个Part，右键点击，选择Export FPGA进行导出；

第二步：弹出如下对话框，按照下图进行选择；

1、导出的格式可以选择Verilog和VHDL；

2、导出的文件可以选择TCL和CSV，大部分软件都支持TCL批处理的，但如果你不熟悉建议导出CSV这种用符号分割类文本格式， 然后在自行编辑；

3、选择你导出的位置；
    第三步：打开Quartus软件，按下图所示打开TCL执行界面；

第四步：弹出如下对话框，将之前生成的TCL文件拷贝到下图显示的路径中，选中该文件点击RUN即可；

第五步：打开管脚分配界面，看一下分配成功即可；

最后顺便说一下，该功能不但能分配管脚，也产生了一个Verilog语言的模板文件，其名称与TCL文件同名，在同一目录下，打开并且删除一些JTAG和电源管脚就可以使用了。产生的文件如下：

其中，.v文件模板内容如下所示：

文中以Altera Quartus软件为例进行了详细说明，同样，Xilinx的ISE软件也有类似功能，将在对应的开发板中进行讲解。

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[ 本帖最后由 kdy 于 2013-6-28 23:17 编辑 ]

eric_wang

   不错，好东西，收藏了

ltbytyn

关注中

astwyg

这教程感觉一下子档次就上去了

kuangfeng004

技巧很有用

xiaoIN

wsdymg

不错不错，学习学习

luyaker

好用！可以省不少事

kdy

wwof3w

回复，看文章

xclfang

看看学习了！！

swustlx86

快快快快快快快快快快快快

吴鉴鹰.

不错的分享   ！！！

ahljj

OrCAD与FPGA软件协同设计

kejoy

FPGA就是强大~

zhoujt

看起来不错哟

xujiangyu0619

这个可以有啊！

apex_ch

不错，学习了

okhxyyo

回复一下，看看内容~~~~~~~~~~~~~~~~~~~~~~~~~~

damao3215

瞬间感觉高大上很多。。。。