按键的verilog问题

hjl240

按键的verilog问题 [复制链接]

module key(clk,key_in,key_out);
input clk;
input[3:0]key_in;//按键输入
output[3:0]key_out;
reg[3:0]dout1,dout2,dout3;
reg[3:0]a;
reg i;
//assign key_out=a;
always@(posedge clk)//按键消抖
begin       
        dout1<=key_in;
        dout2<=dout1;
        dout3<=dout2;
        a<=(dout1|dout2|dout3);
end
always@(posedge clk)
begin       
        if(a[0]==0) i=i+1;//按键按下，计一次数
end


endmodule
怎么改，在每按一次键时，i只加1？

k331922164

先用计数器，计时10ms，再用单脉冲发生器判断按键按下，这样就是按一下，只加1

hjl240

能不能具体一点，我是初学者，不怎么懂，，具体的代码怎么写？

白丁

如果是按下低电平，检测按键下降沿，设置一个按键下降沿标志，标志有效时i加一

k331922164

先做一个计时10ms的计数器，消抖。
具体是：按键按下才计时，不按不计时。
再做一个单脉冲发生器。
其实就是两个D触发器，加个与门或者或门（看按键的电平而定），这个在网上找找就有啦，很简单的。就搜FPGA按键消抖电路。

xiangtian116

消抖的原理就是不断检测（用慢速时钟），如果检测到按键信号输入，延时一段时间（如20ms），这段时间就避过了抖动期，然后再进行检测，如果还有按键信号，那就是有按键；如果没有按键信号，那就判断无按键输入。

Leo417love

https://home.eeworld.com.cn/my/s ... -blogid-118918.html
可以试试这个例子哦，经验证可行！就是不知道能否帮到你~