关于ISE中使用DSP48 marco的问题

thomaswind1

关于ISE中使用DSP48 marco的问题 [复制链接]

       在ISE14.2中使用IP核，在Core Generator中新建工程，选用Virtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 marco，配置参数，生成IP核后，在Verilog语言中例化此IP，调用IP仿真，发现输出结果不正常。发现：凡使用输入c，实际运算结果都等于理论运算结果右移一位。如设定功能为：p=a*b+c，结果功能仿真结果为：p=(a*b+c)>>1；设定功能为：p=a+c，结果功能仿真结果为：p=(a+c)>>1。而不使用输入c时，结果又是对的，如可以实现p=a*b。这是什么问题，应该怎么解决？目前为止，对其它IP的使用都很正常。

        设定功能为：p=a*b+c

         功能仿真结果为：p=(a*b+c)>>1，如下

         设定功能为：p=a+c

         功能仿真结果为：p=(a+c)>>1，如下

         设定功能为：p=a*b

         功能仿真结果为：p=a*b，如下

          这是什么问题，应该怎么解决？

eeleader

还有这么神奇的功能，是否C是工PC0RE中的
保留字，所以调用C处都有神奇功能出现。

超自然

LZ你仔细看看你第一幅图里P的位宽，32bit的位宽够吗？得考虑进位呀。若P的位宽不够，DSP输出会把低bit位忽略掉，而高bit位用来保存相应的进位。
你第二幅图里也是这个问题，P为16bit宽度，考虑进位的话，至少需要17bit

[ 本帖最后由 超自然 于 2013-4-17 14:55 编辑 ]

thomaswind1

恩，对的，是这个问题，问题昨天已经解决了，谢谢大虾~~~

thomaswind1

是输出结果p的位宽不够，p的位宽应至少比c高1bit，在进行乘法、加法等运算的时候，考虑进位、截位、溢出等因素，设定输出结果的位宽需要多加注意。谢谢你的关注~~