新手求助，关于仿真的问题

dd987219

新手求助，关于仿真的问题 [复制链接]

新学FPGA，自己写了段小程序，想做下仿真，但是仿真却没输出，请教各位我是什么地方不对？
源文件如下：
module CLK1(clkin,clkout);
input clkin;
output clkout;
reg[2:0] count1;
reg clkout;
always@(posedge clkin)
begin
if(count1[2:0]==7)
count1[2:0]=0;
else
count1[2:0]=count1[2:0]+1;
clkout=count1[2];
end
endmodule

下面是仿真激励文件：
`timescale 10 ns/ 1 ns
module CLK1_vlg_tst();
reg clkin;
wire clkout;
CLK1 i1 (
.clkin(clkin),
.clkout(clkout)
);
initial
begin
clkin=0;
forever
  begin
#1 clkin=~clkin;
  end
end
endmodule

下面是仿真波形：

dd987219

怎么没高手给我指点一下呢

lingshibo

我想可能是对计数count1初值的设置问题
在modelsim 中count1默认值不是0，在Quatus II仿真的时候count1被默认为0；所以在ModelSim仿真时加个复位

个人愚见我最近还是在纠结modelsim仿真的问题

waiwai788

最基本的问题，时序电路不能用阻塞赋值语句
if(count1[2:0]==7)
count1[2:0]=0;
else
count1[2:0]=count1[2:0]+1;
clkout=count1[2];
改为
if(count1 == 3'd7)
count1 <= 3'd0;
clkout <= clkout;
else
count1 <= count1 +1'b1;
clkout <= count1 [2];

[ 本帖最后由 waiwai788 于 2013-1-23 22:46 编辑 ]