CPLD一逻辑关系求助，请帮忙

allenwang6392

CPLD一逻辑关系求助，请帮忙 [复制链接]

最近做一款电机驱动板，用到CPLD—EPM3032，由于之前没接触过这个领域，固在maxplus平台下用图形输入法去写程序，现有一个逻辑关系不会处理，请各位帮忙（尽量用图形输入法，VHDL看不懂，正在学习中），我看过用触发器去做，但需要CLK信号，这个信号要从CPLD  I/O口引入，但板子已做好，该逻辑关系是后加的，所以希望尽量能在图形输入程序里实现，不改变硬件，请大侠帮忙，谢谢！问题如下：
让信号A延时保持一段时间为A1，比如100ms，再与当前实时信号A做同或。如下：

原理框图如下：

请问问号中如何实现这一延时逻辑，谢谢！

仙猫

　对逻辑容量小的CPLD来说，100ms是个天文级的大数，只能用计数器来解决——必要条件是有时钟输入，而且芯片容量够。除此之外，恐怕只能外置电路了。

eeleader

取决于：
      A信号的频率和时钟信号频率。

      时钟信号频率能准确检测到A信号的上升沿，为了确保你延时100毫秒的时间，而且满足小容量的CPLD，建议尽可能选择频率低系统时钟。