关于block ram的综合问题

超自然

关于block ram的综合问题 [复制链接]

我在代码里例化了3个block ram,
第一个128x144(width x depth)，共18432bit(18k)，综合出来却用了4个36k的block ram；
第二个128x36，共4608bit(4.5k)，综合出来用了2个36k的block ram；
第三个32x96，共3072bit(3k)，综合出来用了1个18k的block ram。
也就是说，总共综合出6个36k的ram,，1个18k的ram，谁能帮忙解释下这到底是为什么呢，为什么不能综合成3个18k的？
PS: 综合工具ISE13.3,  芯片型号virtex6 xc6vlx240t

[ 本帖最后由 超自然 于 2012-12-20 11:34 编辑 ]

deweyled

数据宽度问题。

超自然

第一个和第二个block ram都是128bit的宽度，但一个却用了个4个ram，另一个用了2个ram，这个又该怎么解释呢？

deweyled

根据你的描述，你综合的
第一个例化的BLock ram 应该是True dual-port 模式的，所以36K的位宽是36bit 128bit就需要4个36K 来支持。
第二个例化的BLock ram 应该是Simple dual-port 模式或者 Single-port的，所以36K的位宽是72bit   128bit只需要2个36k来支持。                  

以上是我根据Block RAM 的结构猜测的。仅供参考。

超自然

确实如此，多谢了

eeleader

altera 每一次调用都是按最小的 block 来调用的

超自然

我用的是xilinx的，好像和atera的block ram综合不一样

超自然

我又想到一个问题，为什么第一个和第二个综合出来是36k的ram，而第三个综合出来是18k的呢，这个也和深度宽度、单口双口有关么？

deweyled

是的

eeleader

xilinx的RAM 与LATTICE结构相同