大学里verilog课程设计的一个频率计报告（包含源代码）

流浪的猥琐

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频率计报告.doc (980 KB, 下载次数: 299, 售价: 1 分芯积分)
大学verilog课程做的一个频率计的设计报告。设计思路以及各个模块的程序代码，写的比较全，完全原创，名字学号学校老师什么的删掉了，所以第一页是空白没有排版。
用的verilog语言，测频范围为1Hz～100MHz，数码管显示，采用的生成各个模块，然后产生电路模块连线的方法，自动生成的顶层模块，不是用verilog语言直接例化的，所以报告里没有顶层的程序。
1芯币绝对物超所值，希望大家顶起来。

流浪的猥琐

各个模块的仿真图也有，截的不是太好，不过还算清晰，可以看清。当时verilog学得不是太好，所以只分模块仿真的，没有整体写testbench仿真，见谅。

华克钊 · 发表于2012-11-13 12:52

下来看看

eeleader · 发表于2012-11-13 21:22

能在大学做到这个样子已经相当不错了

流浪的猥琐 · 发表于2012-11-14 09:28

谢谢版主大大鼓励

wall_e · 发表于2012-11-14 21:37

加油啊！

hbzqlwp · 发表于2012-12-19 16:10

下了，借鉴一下，谢谢。

wxfhz

参考一下。呵呵

pouty7447

学习一下，感谢分享

白丁

下来看看，感谢楼主分享啊

7690811

很好啊，可以学习

chengpeng999

看看，学习下

boris1230

希望能够有所帮助啊！

oldsnow · 发表于2016-12-15 18:07

下来看看

870434590

少了一个模块的门控模块没有啊

wang159357

如果用测周法检测，频率测量范围为0-20KHZ,频率计精确度为10^(-7)s,怎么写？？求解答

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