关于ISE的timing summary

超自然

关于ISE的timing summary [复制链接]

Timing Summary:
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Speed Grade: -2
   Minimum period: 7.205ns (Maximum Frequency: 138.793MHz)
   Minimum input arrival time before clock: 6.429ns
   Maximum output required time after clock: 3.936ns
   Maximum combinational path delay: 3.920ns
Timing Detail:
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All values displayed in nanoseconds (ns)
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Timing constraint: Default period analysis for Clock 'clk'
  Clock period: 7.205ns (frequency: 138.793MHz)
  Total number of paths / destination ports: 2947597 / 35298
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Delay:               7.205ns (Levels of Logic = 18)
  Source:            uut1/mb_y_5 (FF)
  Destination:       uut2/mbnum/mb_num_12 (FF)
  Source Clock:      clk rising
  Destination Clock: clk rising
  Data Path: uut1/mb_y_5 to uut2/mbnum/mb_num_12
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     FDRE:C->Q             9   0.396   0.938  uut1/mb_y_5 (uut1/mb_y_5)
     LUT6:I0->O            2   0.086   0.416  uut2/mbnum/Msub_mb_num_addsub0000_cy<5>11 (uut2/mbnum/Msub_mb_num_addsub0000_cy<5>)
     LUT2:I1->O           18   0.086   0.365  uut2/mbnum/Msub_mb_num_addsub0000_xor<7>11 (uut2/mbnum/mb_num_addsub0000<7>)
     DSP48E:A7->P0         1   3.068   0.412  uut2/mbnum/Mmult_mb_num_mult0001 (uut2/mbnum/mb_num_mult0001<0>)
     LUT5:I4->O            1   0.086   0.000  uut2/mbnum/Madd_mb_num_share0000_lut<0> (uut2/mbnum/Madd_mb_num_share0000_lut<0>)
     MUXCY:S->O            1   0.305   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<0> (uut2/mbnum/Madd_mb_num_share0000_cy<0>)
     MUXCY:CI->O           1   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<1> (uut2/mbnum/Madd_mb_num_share0000_cy<1>)
     MUXCY:CI->O           1   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<2> (uut2/mbnum/Madd_mb_num_share0000_cy<2>)
     MUXCY:CI->O           1   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<3> (uut2/mbnum/Madd_mb_num_share0000_cy<3>)
     MUXCY:CI->O           1   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<4> (uut2/mbnum/Madd_mb_num_share0000_cy<4>)
     MUXCY:CI->O           1   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<5> (uut2/mbnum/Madd_mb_num_share0000_cy<5>)
     MUXCY:CI->O           1   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<6> (uut2/mbnum/Madd_mb_num_share0000_cy<6>)
     MUXCY:CI->O           1   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<7> (uut2/mbnum/Madd_mb_num_share0000_cy<7>)
     MUXCY:CI->O           1   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<8> (uut2/mbnum/Madd_mb_num_share0000_cy<8>)
     MUXCY:CI->O           1   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<9> (uut2/mbnum/Madd_mb_num_share0000_cy<9>)
     MUXCY:CI->O           1   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<10> (uut2/mbnum/Madd_mb_num_share0000_cy<10>)
     MUXCY:CI->O           0   0.023   0.000  uut2/mbnum/Madd_mb_num_share0000_cy<11> (uut2/mbnum/Madd_mb_num_share0000_cy<11>)
     XORCY:CI->O           1   0.300   0.412  uut2/mbnum/Madd_mb_num_share0000_xor<12> (uut2/mbnum/mb_num_share0000<12>)
     LUT6:I5->O            1   0.086   0.000  uut2/mbnum/mb_num_mux0000<0> (uut2/mbnum/mb_num_mux0000<0>)
     FDE:D                    -0.022          uut2/mbnum/mb_num_12
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    Total                      7.205ns (4.663ns logic, 2.542ns route)
                                       (64.7% logic, 35.3% route)


想请问一下，这个是关键路径吗，该怎么分析啊，这里面好多符号看不懂，现在逻辑时延有点大，想改进下，但是又不知道怎么分析这个关键路径

超自然

找到原因了
DSP48E:A7->P0         1   3.068   0.412  uut2/mbnum/Mmult_mb_num_mult0001 (uut2/mbnum/mb_num_mult0001<0>)
主要问题在这里，这里用了乘法，其逻辑时延达到了3.068ns，罪魁祸首，想办法用加法代替了，频率提高到210MHz了

[ 本帖最后由 超自然 于 2012-11-5 16:24 编辑 ]

Crazy_HUA

学习了！