Verilog HDL信号类型不一致

anstxfw

Verilog HDL信号类型不一致 [复制链接]

module main (
                      ....);

wire   clk1MHz;
// 产生1MHz的时钟波形
// 输入为20MHz的时钟
clock_divider  instT1MHz  (
  .rst_n(rst_n),
  .clk_in(clk),
  .clk_out(clk1MHz));

endmodule
/////////////////////////////////////////////////////////////////////
module clock_divider(
input wire rst_n,
input wire clk_in,
output reg  clk_out
);
......
endmodule
请问各位clk1MHz主模块为wire型，子模块为reg型，会有什么问题，实际就这么用了，没发现什么错误，但是心里还是不理解，请教各位，谢谢！！

Crazy_HUA

接着模仿例子编程，迟早你会理解的！

anstxfw

等于没说

eeleader

这没啥问题。

对于输入输出来说 ，都是IO。只是要verilog语法定义要求 wire为输入，reg 为输出而已罢了。

luyucan001

个人感觉没有问题。只是输入不能定义为wire型而已

ydcqu2005

这没啥问题。