寄存器数组的赋值问题

超自然

寄存器数组的赋值问题 [复制链接]

比如在设计中定义这样一个寄存器数组 reg [15:0] pix [0:255]，用来存储输入的数据  
输入的数据是16位的，用data_in表示， 也就是要256个周期才能把数据接收完，定义一个计数器reg [8:0] cnt;
有两种方法来接收输入的数据
方法一

1. if (cnt < 256) begin
   
2.     pix[cnt] <= data_in;
   
3.     cnt      <= cnt + 1;
   
4. end

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方法二

1. case(cnt)
   
2.    0: begin
   
3.       pix[0] <= data_in;
   
4.       cnt    <= cnt + 1;
   
5.    end
   
6.    1: begin
   
7.       pix[1] <= data_in;
   
8.       cnt    <= cnt + 1;
   
9.    end
   
10.    ........
    
11.    255: begin
    
12.       pix[255] <= data_in;
    
13.       cnt      <= cnt + 1;
    
14.    end
    
15. endcase

复制代码

显然第一种方法更简单方便，第二种方法太麻烦了，但是貌似第一种方法综合出来频率低，占用资源多，第二种方法频率高，占用资源少
大家有没有遇到过这种情况啊，有没有什么好的解决办法啊

[ 本帖最后由 超自然 于 2012-10-6 21:09 编辑 ]

仙猫

建议试试改用VHDL语言来编程：
for i in 0 to 255 loop
   if (i = cnt) then
      pix(i) <= data_in;
   end if;
end loop;

超自然

这个看着是挺方便的，可是整个项目就是用verilog，我这个模块也不能例外啊

仙猫

　这年头即使在同一个Project内，VHDL和Verilog应该是可以混用的吧，Xilinx的ISE和Altera的Quartus II 都是如此。

超自然

这个我还真不知道，我再看看

eeleader

这个说明了一个问题，编译器理解能力还没楼主强！
所以我们设计电路的时候，需要认为编译器是个傻瓜，需要用详细电路描述语言，清楚描述电路的行为。