fpga 综合报错,请大侠们指点

lwj1861

fpga 综合报错,请大侠们指点 [复制链接]

综合时报，The logic for up does not match a standard flip-flop  程序代码大致如下，我觉得还是语法上的错误，希望大侠们指点一下啊

output       flag;
output       up;

reg          error;
reg          up;
reg          flag ;


always @(posedge clk or negedge rst)
  begin
    if (!rst)
     begin
       up = 0;
       error<=0;
     end
else if (counter_receive==7'b1111100)
       begin
      if (parity==1 || rxd ==0)
              begin
                        if (error_up_v>=3'b100)      error<=1;
            。。。//部分无关代码
          end
      else        error<=0;
   up = error| flag;   //flag在前面的程序里也有判断，赋值 flag<=1或flag<=0
end

碧水2012

你混用了阻塞和非阻塞语句 先把这个改回来吧！

eeleader

UP 定义为REG,在ALWAYS里面应用

UP<= ;
你目前使用方法有点不对。