时序约束报告错误求解释啊！

gxiaob

时序约束报告错误求解释啊！ [复制链接]

请问下面的时序报告是什么意思？错误在哪里？该如何修改？谢谢！
时序报告.jpg (51.88 KB, 下载次数: 36)

2012-8-20 11:16 上传

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eeleader

建立时间不够，解决办法就是在路径中插入D触发器同步。

gxiaob

您好！我看到的大多加触发器是将大的组合逻辑差分后，在中间加触发器，请问你的方法具体是什么样操作的？谢谢！

eeleader

流水线操作。每个时钟完成一个步骤即可！

gxiaob

谢谢！

atomdust

原帖由 gxiaob 于 2012-8-20 11:16 发表
请问下面的时序报告是什么意思？错误在哪里？该如何修改？谢谢！
94550

这条路径为跨时钟域的路径，source clock为clk0，destination clock为clkdiv0
1）如果clkdiv0为PLL产生，则只需约束source clock
2）如果clkdiv0为逻辑分频，那么需要对分频寄存器进行单独约束
3）如果有专门的模块做了跨时钟域的处理，那么这条path可以设置为false path

gxiaob

谢谢！回答的挺详细的，clk0和clkdiv0是由同一个DCM生成的，这个应该具体如何处理？

eeleader

单独对一个分频时钟或PLL时钟具体怎么约束？

gxiaob

单独的话直接约束输入时钟，或者约束输出时钟，但是要表明时钟关系，不知道我理解的对不对？