求教关于《深入浅出玩转fpga》中sdram实验

woaiwojia1988

求教关于《深入浅出玩转fpga》中sdram实验 [复制链接]

请各位高手帮助分析下，就是我在做特权同学的sdram实验的时候，为什么我串口发送的数据会是这样子呢？
01 02 03 04 05 06 07 07 09 0A 0B 0C 0D 0E 0F 0F
11 12 13 14 15 16 17 17 19 1A 1B 1C 1D 1E 1F 1F
21 22 23 24 25 26 27 27 29 2A 2B 2C 2D 2E 2F 2F
31 32 33 34 35 36 37 37 39 3A 3B 3C 3D 3E 3F 3F
41 42 43 44 45 46 47 47 49 4A 4B 4C 4D 4E 4F 4F
以此类推，就是每八位在最后都一位都是错的。
调试过，两个fifo读写都正常。串口发送也正常。最后问题落在了sdram控制模块，但是我调试了好几天，一直都是这个结果，希望高手给解答下，你们在做这个实验的时候有发现这个问题吗？
非常感谢！！

eeleader

就是每八位在最后都一位都是错的。没搞明白你说意思？

就是每八位在最后都一位都是错的。

woaiwojia1988

就是我是八位突发读写的，比如01 02 03 04 05 06 07 07 ，第八位应该是08，但是确实07.这就是第八位是错的。

eeleader

肯定是程序控制的问题，结束控制的问题！在编程中常常出现这种类似的问题，这不是大问题，查查程序，即可找出来。祝你好运！

asnsygc

遇到和楼主同样的问题，楼主的问题解决了没？

amyxxf

拉出sdram控制器的借口顺序看看，应该很快就能搞定
一般做sdram存储最好一次读写操作数据多一点，不然启动一次需要花费时间，这个速度就降低了

amyxxf

不知这位哥们SDRAM的控制器是用什么方式做的？

eeleader

不知道楼主问题解决了吗？分享一下哦

wangyaoli

我也遇到了同样的问题，请问楼主解决了吗？

wangyaoli

希望楼主如果把问题解决了，告诉我一下，我的qq 418974516,楼上的如果有哪位解决了也请告我一下，谢谢了！

eeleader

最好，公布在论坛就是最好的结果。方便所有坛友学习，增加经验！

wangyaoli

请问楼主您用的SDRAM芯片是什么型号啊？程序是在ISE上实现的还是在quartus 2上实现的呀？

ljt112288

特权的这个控制器初始化的时候 没有拉高DQM，按照SDRAM时序图，初始化的时候必须拉高DQM，初始化之后再拉低。另外他的 读写地址产生那一块也 有点小问题，就是这一块造成读出的数据不正常。 时序上没什么大问题，不需要做时序约束，只需设置相移为-75deg,如果跑120M时 读出数据不正常则 可做一下时序约束 就没问题了。

woaiwojia1988

原帖由 ljt112288 于 2012-9-10 14:56 发表
特权的这个控制器初始化的时候 没有拉高DQM，按照SDRAM时序图，初始化的时候必须拉高DQM，初始化之后再拉低。另外他的 读写地址产生那一块也 有点小问题，就是这一块造成读出的数据不正常。 时序上没什么大问题，不需 ...

你好，我用的是H57V2562GTR，在quartusii上运行
感谢你的回复，今天调了下，主要是读写数据线那块出的问题。

woaiwojia1988

原帖由 eeleader 于 2012-8-20 21:57 发表
肯定是程序控制的问题，结束控制的问题！在编程中常常出现这种类似的问题，这不是大问题，查查程序，即可找出来。祝你好运！

恩，前段时间忙别的去了，今天刚解决的，就赶紧来回复下。
修改的部分是sdram_wr_data.v中的数据写入控制部分，以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上，主要是要配合数据总线使wrfifo的读信号与数据总线占用同步，rdfifo的写信号与数据总线占用同步。修改要参考工作状态机work_state_r的转换时序。

woaiwojia1988

问题解决了，主要就是在读写时序的控制上面，另外对于总线的开关上也出了一个时钟的偏差。

woaiwojia1988

问题解决了，主要就是在读写时序的控制上面，另外对于总线的开关上也出了一个时钟的偏差。
修改的部分是sdram_wr_data.v中的数据写入控制部分，以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上，主要是要配合数据总线使得wrfifo的读信号与数据总线的占用同步，rdfifo的写信号与数据总线的占用同步。修改要参考工作状态机work_state_r的转换时序。

wangyaoli

请问上面说的DQM的问题需要改吗？还是只是
修改的部分是sdram_wr_data.v中的数据写入控制部分，以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上，主要是要配合数据总线使wrfifo的读信号与数据总线占用同步，rdfifo的写信号与数据总线占用同步。修改要参考工作状态机work_state_r的转换时序。

wangyaoli

可以加您的QQ吗？我还有一些问题想要请教，我的是418974516

wangyaoli

网上特权同学的SDRAM程序写一行与写下一行之间有一段时间是空操作，浪费了很多时间，哪位大神知道怎么样把这段时间缩短呀？
附图如下：
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