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woaiwojia1988

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一粒金砂（中级）
楼主
发表于2012-8-13 18:50 只看该作者
 

求教关于《深入浅出玩转fpga》中sdram实验 [复制链接]

请各位高手帮助分析下，就是我在做特权同学的sdram实验的时候，为什么我串口发送的数据会是这样子呢？
01 02 03 04 05 06 07 07 09 0A 0B 0C 0D 0E 0F 0F
11 12 13 14 15 16 17 17 19 1A 1B 1C 1D 1E 1F 1F
21 22 23 24 25 26 27 27 29 2A 2B 2C 2D 2E 2F 2F
31 32 33 34 35 36 37 37 39 3A 3B 3C 3D 3E 3F 3F
41 42 43 44 45 46 47 47 49 4A 4B 4C 4D 4E 4F 4F
以此类推，就是每八位在最后都一位都是错的。
调试过，两个fifo读写都正常。串口发送也正常。最后问题落在了sdram控制模块，但是我调试了好几天，一直都是这个结果，希望高手给解答下，你们在做这个实验的时候有发现这个问题吗？
非常感谢！！
特权
此帖出自FPGA/CPLD论坛

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会飞的雨
请问楼主解决了吗？？怎么解决的？  详情 回复 发表于 2015-3-21 22:15

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wangyaoli
请问楼主您用的SDRAM芯片是什么型号啊？程序是在ISE上实现的还是在quartus 2上实现的呀？  详情 回复 发表于 2012-9-10 08:16
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eeleader

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五彩晶圆（高级）
沙发
发表于2012-8-18 15:47 只看该作者
 
就是每八位在最后都一位都是错的。没搞明白你说意思？
就是每八位在最后都一位都是错的。
此帖出自FPGA/CPLD论坛

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woaiwojia1988
就是我是八位突发读写的，比如01 02 03 04 05 06 07 07 ，第八位应该是08，但是确实07.这就是第八位是错的。  详情 回复 发表于 2012-8-19 22:44
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woaiwojia1988

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一粒金砂（中级）
板凳
 楼主| 发表于2012-8-19 22:44 只看该作者
 

回复 沙发 eeleader 的帖子

就是我是八位突发读写的，比如01 02 03 04 05 06 07 07 ，第八位应该是08，但是确实07.这就是第八位是错的。
此帖出自FPGA/CPLD论坛
 
 
 
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eeleader

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五彩晶圆（高级）
4楼
发表于2012-8-20 21:57 只看该作者
 
肯定是程序控制的问题，结束控制的问题！在编程中常常出现这种类似的问题，这不是大问题，查查程序，即可找出来。祝你好运！
此帖出自FPGA/CPLD论坛

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woaiwojia1988
恩，前段时间忙别的去了，今天刚解决的，就赶紧来回复下。 修改的部分是sdram_wr_data.v中的数据写入控制部分，以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上，主要是要配合数据总线使wrfi  详情 回复 发表于 2012-9-10 21:42
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asnsygc

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一粒金砂（初级）
5楼
发表于2012-8-24 20:22 只看该作者
 
遇到和楼主同样的问题，楼主的问题解决了没？
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amyxxf

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纯净的硅（高级）
6楼
发表于2012-8-24 20:48 只看该作者
 
拉出sdram控制器的借口顺序看看，应该很快就能搞定
一般做sdram存储最好一次读写操作数据多一点，不然启动一次需要花费时间，这个速度就降低了
此帖出自FPGA/CPLD论坛

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woaiwojia1988
问题解决了，主要就是在读写时序的控制上面，另外对于总线的开关上也出了一个时钟的偏差。  详情 回复 发表于 2012-9-10 21:45
 
 
 
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amyxxf

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纯净的硅（高级）
7楼
发表于2012-8-24 20:52 只看该作者
 
不知这位哥们SDRAM的控制器是用什么方式做的？
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eeleader

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五彩晶圆（高级）
8楼
发表于2012-8-27 20:56 只看该作者
 
不知道楼主问题解决了吗？分享一下哦
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wangyaoli

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一粒金砂（中级）
9楼
发表于2012-8-29 08:44 只看该作者
 
我也遇到了同样的问题，请问楼主解决了吗？
此帖出自FPGA/CPLD论坛
 
 
 
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wangyaoli

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一粒金砂（中级）
10楼
发表于2012-8-29 21:21 只看该作者
 
希望楼主如果把问题解决了，告诉我一下，我的qq 418974516,楼上的如果有哪位解决了也请告我一下，谢谢了！
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woaiwojia1988
问题解决了，主要就是在读写时序的控制上面，另外对于总线的开关上也出了一个时钟的偏差。 修改的部分是sdram_wr_data.v中的数据写入控制部分，以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上  详情 回复 发表于 2012-9-10 21:48
 
 
 
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eeleader

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五彩晶圆（高级）
11楼
发表于2012-8-29 22:44 只看该作者
 
最好，公布在论坛就是最好的结果。方便所有坛友学习，增加经验！
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wangyaoli

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一粒金砂（中级）
12楼
发表于2012-9-10 08:16 只看该作者
 

回复 楼主 woaiwojia1988 的帖子

请问楼主您用的SDRAM芯片是什么型号啊？程序是在ISE上实现的还是在quartus 2上实现的呀？
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ljt112288

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一粒金砂（中级）
13楼
发表于2012-9-10 14:56 只看该作者
 

回复SDRAM 控制器

特权的这个控制器初始化的时候 没有拉高DQM，按照SDRAM时序图，初始化的时候必须拉高DQM，初始化之后再拉低。另外他的 读写地址产生那一块也 有点小问题，就是这一块造成读出的数据不正常。 时序上没什么大问题，不需要做时序约束，只需设置相移为-75deg,如果跑120M时 读出数据不正常则 可做一下时序约束 就没问题了。
此帖出自FPGA/CPLD论坛

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goodeew
谢谢分享这些问题。  详情 回复 发表于 2013-12-6 12:29
woaiwojia1988
你好，我用的是H57V2562GTR，在quartusii上运行 感谢你的回复，今天调了下，主要是读写数据线那块出的问题。  详情 回复 发表于 2012-9-10 21:38
 
 
 
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woaiwojia1988

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一粒金砂（中级）
14楼
 楼主| 发表于2012-9-10 21:38 只看该作者
 
原帖由 ljt112288 于 2012-9-10 14:56 发表
特权的这个控制器初始化的时候 没有拉高DQM，按照SDRAM时序图，初始化的时候必须拉高DQM，初始化之后再拉低。另外他的 读写地址产生那一块也 有点小问题，就是这一块造成读出的数据不正常。 时序上没什么大问题，不需 ...

你好，我用的是H57V2562GTR，在quartusii上运行
感谢你的回复，今天调了下，主要是读写数据线那块出的问题。
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wangyaoli
请问上面说的DQM的问题需要改吗？还是只是 修改的部分是sdram_wr_data.v中的数据写入控制部分，以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上，主要是要配合数据总线使wrfifo的读信号与数据总  详情 回复 发表于 2012-9-11 08:49
 
 
 
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woaiwojia1988

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一粒金砂（中级）
15楼
 楼主| 发表于2012-9-10 21:42 只看该作者
 
原帖由 eeleader 于 2012-8-20 21:57 发表
肯定是程序控制的问题，结束控制的问题！在编程中常常出现这种类似的问题，这不是大问题，查查程序，即可找出来。祝你好运！

恩，前段时间忙别的去了，今天刚解决的，就赶紧来回复下。
修改的部分是sdram_wr_data.v中的数据写入控制部分，以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上，主要是要配合数据总线使wrfifo的读信号与数据总线占用同步，rdfifo的写信号与数据总线占用同步。修改要参考工作状态机work_state_r的转换时序。
此帖出自FPGA/CPLD论坛
 
 
 
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woaiwojia1988

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一粒金砂（中级）
16楼
 楼主| 发表于2012-9-10 21:45 只看该作者
 

回复 6楼 amyxxf 的帖子

问题解决了，主要就是在读写时序的控制上面，另外对于总线的开关上也出了一个时钟的偏差。
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woaiwojia1988

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一粒金砂（中级）
17楼
 楼主| 发表于2012-9-10 21:48 只看该作者
 

回复 10楼 wangyaoli 的帖子

问题解决了，主要就是在读写时序的控制上面，另外对于总线的开关上也出了一个时钟的偏差。
修改的部分是sdram_wr_data.v中的数据写入控制部分，以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上，主要是要配合数据总线使得wrfifo的读信号与数据总线的占用同步，rdfifo的写信号与数据总线的占用同步。修改要参考工作状态机work_state_r的转换时序。
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wangyaoli
可以加您的QQ吗？我还有一些问题想要请教，我的是418974516  详情 回复 发表于 2012-9-12 09:43
 
 
 
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wangyaoli

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一粒金砂（中级）
18楼
发表于2012-9-11 08:49 只看该作者
 

回复 14楼 woaiwojia1988 的帖子

请问上面说的DQM的问题需要改吗？还是只是
修改的部分是sdram_wr_data.v中的数据写入控制部分，以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上，主要是要配合数据总线使wrfifo的读信号与数据总线占用同步，rdfifo的写信号与数据总线占用同步。修改要参考工作状态机work_state_r的转换时序。
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wangyaoli

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一粒金砂（中级）
19楼
发表于2012-9-12 09:43 只看该作者
 

回复 17楼 woaiwojia1988 的帖子

可以加您的QQ吗？我还有一些问题想要请教，我的是418974516
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wangyaoli

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一粒金砂（中级）
20楼
发表于2013-1-9 21:24 只看该作者
 

sdram工作频率问题

网上特权同学的SDRAM程序写一行与写下一行之间有一段时间是空操作，浪费了很多时间，哪位大神知道怎么样把这段时间缩短呀？
附图如下：
file:///C:/Documents%20and%20Settings/Administrator/Application%20Data/Tencent/Users/418974516/QQ/WinTemp/RichOle/_HHSP7_FC(]5H{LYX2B6P`L.jpg
此帖出自FPGA/CPLD论坛

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maylove
图片打不开  详情 回复 发表于 2013-1-10 09:51
 
 
 
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