双向IO口仿真测试

xiaohesdu

双向IO口仿真测试 [复制链接]

初学FPGA，我是用原理图设计的，其中存在IO双向口。仿真时写测试程序中相关的如下：
wire [15:0] XDSP_DATA；//IO双向口
reg [15:0] XDSP_DATA_IN;//输入口
reg link;//三态控制
assign XDSP_DATA = link ? XDSP_DATA_IN : 16'bz;
在测试里面，我给link赋值1，先给XDSP_DATA_IN写入数据，16位数据中0可以正确传递给XDSP_DATA，而1传递过去全部变成X了，不知道为什么，请各位朋友帮忙

eeleader

还是仿真环境没有建立好双向IO口模型哦