请教一个简单的verilog hdl问题

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请教一个简单的verilog hdl问题 [复制链接]

小弟初学hdl，编写了一个m序列发生器，可输出的居然是一条直线！！！！
素闻论坛大神众多，恳请大神帮我看看问题出在哪？

文件1：寄存器模块
module zhixu(d,clk,rst,q);
input d,clk,rst;
output q;
reg q;
always @(posedge clk)
begin
if(rst) q<=1;
else q<=d;
end
endmodule
文件2：顶层模块
module DS(clk,rst,pnout);
input clk,rst;
output pnout;
reg feed;
reg pnout;
wire[6:1]qout;
always@(posedge clk)
begin
pnout<=qout[6];
feed<=qout[1]^qout[6];
end
zhixu ul(.d(feed),.clk(clk),.rst(rst),.q(qout[1]));
zhixu u2(.d(qout[1]),.clk(clk),.rst(rst),.q(qout[2]));
zhixu u3(.d(qout[2]),.clk(clk),.rst(rst),.q(qout[3]));
zhixu u4(.d(qout[3]),.clk(clk),.rst(rst),.q(qout[4]));
zhixu u5(.d(qout[4]),.clk(clk),.rst(rst),.q(qout[5]));
zhixu u6(.d(qout[5]),.clk(clk),.rst(rst),.q(qout[6]));
endmodule

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哪位大神帮帮我吧！！！

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对大神来说这很简单吧？自己顶一下

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顶顶顶

仙猫

　在实际器件/电路里feed的初值不是0就是1，总归有个值，但仿真不知道，就会不知所措。

 

leomeng

这是什么仿真环境？

仙猫

Xilinx ISE 14.1 WebPACK
自带的仿真器ISim

eeleader

XILINX仿真环境大有改善！