如何控制并改变FPGA的内部时钟

cen00

如何控制并改变FPGA的内部时钟 [复制链接]

欲使FPGA中一计数器的时钟可控制，那如何控制并改变FPGA的内部时钟?

eeleader

直接内部分频并用使能信号控制OK!

cen00

芯片工作时如何控制分频？

eeleader

增加一个选择器了

tx_xy

不麻烦啊，增加一个时钟频率计数器的配置寄存器，
比如reg_cnt[5:0]，需要多少分频，就配成多大的值，比如需要10分频，该reg_cnt=6'd10;
在您的时钟分频器模块里面，可以根据所配置的reg_cnt来进行处理，这样的话应该能够实现您的要求。

不知道我说明白没有，不行的话，详细讨论：）

eeleader

tx_xy 说的是控制单路时钟。我说的控制多路时钟进行选择。楼主需要那种?

fangliball

不建议用逻辑计数器来实现分频，复杂系统中，这样得到的时钟会不稳定。
推荐用内部分频器吧，有相应的IP核，或者调用原语即可。
如果需要切换工作时钟，用选择器吧。
希望对你有帮助。

eeleader

FPGA用在通信系统，不推荐内部分频时钟去控制通信高速代码。因为内部分频时钟都有抖动和相位问题。