电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › 如何控制并改变FPGA的内部时钟

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一粒金砂（中级）

楼主

发表于2012-4-17 10:14 只看该作者

如何控制并改变FPGA的内部时钟 [复制链接]

欲使FPGA中一计数器的时钟可控制，那如何控制并改变FPGA的内部时钟?

时钟, 计数器, 如何

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点评

fangliball

不建议用逻辑计数器来实现分频，复杂系统中，这样得到的时钟会不稳定。推荐用内部分频器吧，有相应的IP核，或者调用原语即可。如果需要切换工作时钟，用选择器吧。希望对你有帮助。详情回复发表于 2012-7-25 23:04

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eeleader

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五彩晶圆（高级）

沙发

发表于2012-4-17 12:33 只看该作者

直接内部分频并用使能信号控制OK!

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cen00

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一粒金砂（中级）

板凳

楼主| 发表于2012-4-17 12:58 只看该作者

芯片工作时如何控制分频？

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eeleader

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五彩晶圆（高级）

4楼

发表于2012-4-28 13:09 只看该作者

增加一个选择器了

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tx_xy

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纯净的硅（高级）

5楼

发表于2012-4-29 22:12 只看该作者

不麻烦啊，增加一个时钟频率计数器的配置寄存器，
比如reg_cnt[5:0]，需要多少分频，就配成多大的值，比如需要10分频，该reg_cnt=6'd10;
在您的时钟分频器模块里面，可以根据所配置的reg_cnt来进行处理，这样的话应该能够实现您的要求。

不知道我说明白没有，不行的话，详细讨论：）

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个人签名学习的乐趣在于分享。

eeleader

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五彩晶圆（高级）

6楼

发表于2012-5-9 19:24 只看该作者

tx_xy 说的是控制单路时钟。我说的控制多路时钟进行选择。楼主需要那种?

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fangliball

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一粒金砂（高级）

7楼

发表于2012-7-25 23:04 只看该作者

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