【设计工具】华为的FPGA设计高级技巧Xilinx篇

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目录
4.3 减少关键路径的逻辑级数41
4.2IF语句和Case语句速度与面积的关系40
4.1.2 使用圆括号处理多个加法器39
4.1.1 串行进位与超前进位38
4.1 合理选择加法电路38
4 设计技巧37
3.8.2 解剖Block SelectRAM内部结构35
34
3.8.1 LUT如何配置成组合逻辑电路揭开门数增加逻辑级数未
变但资源占用减少速度更快之谜.
3.8 补充说明33
3.7.3 DCM 32
3.7.2 CLK MUX 30
3.7.1 Global Clock 29
3.7 Clock Resource 29
3.6.3 DCI 29
3.6.2 Select I/O 28
3.6.1 IOB结构27
3.6 IOB 27
3.5 乘法器资源25
3.4.2 Block RAM 23
3.4.1 Distributed RAM 21
3.4 Memory 21
3.3.8 FFX/FFY 21
3.3.7 SOP 20
3.3.6 Carry Logic 和Arithmetic Logic Gates 17
3.3.5 MUXFX 16
3.3.4 Shift Register LUT SRL 16
3.3.3 LUT 15
3.3.2 Slice 14
3.3.1 CLB 13
3.3 结构概述12
3.2 VirtexII功能概述12
3.1.3 Coding Style的对比11
3.1.2 ASIC结构11
3.1.1 FPGA结构11
3.1 器件结构对Coding Style的影响11
3 FPGA器件结构VirtexII 10
2.3 综合性能对Coding Style 影响10
2.2 不同综合工具的性能10
2.1 理解综合两个过程9
2 综合工具与代码风格8
1 前言8
4.3.1 通过等效电路赋予关键路径最高优先级41
内部公开
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7 感谢62
6.3.4 基本设计技巧62
表目录
表5 VirtexII 的DCM分布表33
表4 VirtexII 乘法器速度表厂家数据27
表3 带奇偶校验位的Block RAM配置表25
表2 VirtexII 的BlockRAM 分布表24
表1 VirtexII 的分布式RAM 配置表22
图目录
图29 VirtexII 的时钟资源分布原理30
图28 VirtexII 的时钟顶部30
图27 VirtexII 的Clock Pads 29
图26 VirtexII 的IOB 实际结构28
图25 VirtexII 的IOB中的DDR 28
图24 VirtexII的IOB 27
图23 乘法器块26
图22 XC2V40的乘法器26
图21 乘法器与Block RAM 26
图20 No Change 模式25
图19 Read first 模式25
图18 Write first 模式25
图17 VirtexII 的Block RAM 分布规律24
图16 双端口16x1 RAM 23
图15 单端口32x1 RAM 22
图14 FFX/FFY结构示意图21
图13 VirtexII 的SOP 链21
图12 VirtexII 的两个独立进位链20
图11 使用进位链级联实现高速宽函数运算19
图10 使用进位链实现加法器18
图9 进位链结构示意图18
图8 VirtexII的MUXFX连接图17
图7 SRL的移位链16
图6 VirtexII 的Slice 结构图上半部分15
图5 SLICE结构示意图14
图4 VirtexII 的CLB结构示意图14
图3 VirtexII 结构示意图13
图2 使用内部三态线描述的Mux 9
图1 使用二进制描述的Mux 9
内部公开
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图65 15位基本型LFSR计数器在VIRTEX器件中的实现58
图64 采用Distributed RAM实现多路加1计数器57
图63 输入输出寄存器移入IOB中55
图62 VirtexE IOB结构示意图55
图61 采用三态电路实现电路选择54
图60 多路选择54
图59 扇出较小53
图58 扇出较大53
图57 组合逻辑加法器在前52
图56 组合逻辑加法器在后52
图55 Mealy状态机的基本结构49
图54 采用流水线之后的电路结构49
图53 采用流水线之前电路结构48
图52 资源共享后一个加法器46
图51 资源共享前4个加法器45
图50 资源共享后1个加法器45
图49 资源共享前2个加法器44
图48 critical信号只经过一级逻辑42
图47 critical信号经过2级逻辑42
图46 case语句完成电路选择41
图45 if-else完成多路选择40
图44 并行加法电路39
图43 串行加法电路39
图42 超前进位39
图41 串行进位38
图40 No-read-on-write mode 37
图39 Write first mode 37
图38 Read first mode 36
图37 完整的单端口Block Select RAM 36
图36 门数增加逻辑级数未变但资源占用减少速度更快35
图35 VirtexII 的DCM 33
图34 VirtexII 250 的DCM 位置32
图33 VirtexII 的BUFGCE 31
图32 VirtexII 的BUFGCE 31