【设计工具】Xilinx+FPGA的功耗优化设计方法

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Xilinx+FPGA的功耗优化设计方法——设计人员可利用多种工具和技术来满足功率预算要求

解决方案
SOLUTION Xilinx FPGA的功耗优化设计方法

——设计人员可利用多种工具和技术来满足功率预算要求

Xinlinx,Inc.技术营销首席工程师 Matt Klein

在过去的5、6年时间里面，IC工艺不工作时晶体管仍然存在电流泄漏。动等I/O标准的端接电压）以及LVDS等电

从130nm快速发展到90nm并随后很快进态功耗则是器件在执行任务时消耗的功流驱动型I/O的直流电流。有些FPGA

入当前的65nm节点，工艺技术的每一次率——与开关结点数量以及电压、频率模拟模块也带来静态功耗，但同样与

进步都使得功率管理变得更为重要。在和电容等有关。要满足设计功率预算的工艺和温度的关系不大。例如，Xilinx

130nm节点时，IC生产商就开始注意到要求，非常重要的就是要充分了解这两 FPGA中用来控制时钟的数字时钟管理

晶体管的电流泄露问题，即使在闲置状种功率消耗类型以及两种功耗类型在不

态下，晶体管也存在由于电流泄露而带同工作条件时的变化情况，从而可以更

来的功率消耗。进入90nm工艺时代，IC 好地对其进行优化。

的工作电压进一步下降，但电流泄露问

题则更加严重，在器件的总功耗中占有静态和动态功耗及其变化

相当大的比重。对于65nm工艺，这些趋在90nm工艺时，电流泄漏问题对

势仍在延续。事实上，对65nm工艺来 AISC和FPGA都变得相当严重。在65nm

说，电流泄露问题如此严重，以至于许工艺下，这一问题更具挑战性。为获得

多设计师认为功率管理与实现性能指标更高的晶体管性能，必须降低阈值电

压，但也同时加大了电流泄漏。赛灵思传统上FPGA供应商的产品设计面公司在降低电流泄漏方面做了许多努

向范围广泛的应用，器件包含大量的高力。尽管如此，源于泄漏的静态功耗图1 泄露功率随芯片温度的变化

速晶体管，因此FPGA器件的功耗不容在最坏和典型工艺条件下的变化仍然

忽视。与其他采用最先进工艺进行设计有2:1。泄漏功耗受内核电压(VCCINT)的

的IC一样，FPGA也采用了电流泄露较影响很大，大约与其立方成比例。哪

大的晶体管设计。然而，对于FPGA来怕VCCINT仅上升5%，静态功耗就会提高

说，设计人员可以充分利用其可编程能约15%。最后，泄漏电流还与结（或芯

力以及相关的工具来准确地估算功耗，片）温密切相关。图1和图2给出了泄漏

然后再通过优化技术来使FPGA设计以静态功耗随电压和温度的变化关系图。

及相应的PCB板在功率方面效率更高. FPGA中静态功耗的其它来源是工

FPGA器件的功率消耗主要有两作电路的直流电流，但在很大程度上，

类：静态功耗和动态功耗。静态功耗是这部分电流随工艺和温度的变化不大。

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