【设计工具】FPGA中数字电路经典问答17个

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【设计工具】FPGA中数字电路经典问答17个 [复制链接]

1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么？

3、什么是Setup 和Holdup时间,setup和holdup时间区别？

4、什么是竞争与冒险现象？怎样判断？如何消除？

5、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？

6、如何解决亚稳态。

7、IC设计中同步复位与异步复位的区别。

8、MOORE 与 MEELEY状态机的特征。

9、多时域设计中,如何处理信号跨时域。

10、给了reg的setup,hold时间，求中间组合逻辑的delay范围。

11、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发  器D2的建立时间T3和保持时间应满足什么条件。

12、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。

13、说说静态、动态时序模拟的优缺点。

14、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。

15、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？

16、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。

17、BLOCKING NONBLOCKING 赋值的区别。

 

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2012-2-24 09:56 上传

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