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发表于2012-2-9 12:05 只看该作者

CPLD用VHDL编好后锁存 [复制链接]

我用if

end if锁存我的内容，为什么仿真的时候后面会出现电平被拉低，出现短脉冲的情况！！

help 下

急！

可以上图吗？详情回复发表于 2012-2-13 14:09

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发表于2012-2-13 14:09 只看该作者

可以上图吗？

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