FPGA时钟输出问题

bfxyxxjx

FPGA时钟输出问题 [复制链接]

EP3Cls200  fpGA中 pllout时钟输出引脚中说Optional negative terminal for external clock outputs from PLL[1..4]. These pins can only use the
differential I/O standard if it is being fed by a PLL output 
什么意思，时钟输出引脚只能做差分输出吗？
我用单端做时钟输出不行吗？一般的都是用做单端输出的，怎么这个必须用差分？谢谢

Goself

意思是，那个IO如果用PLL来驱动，则只能做差分输出。搂主换其它的脚试试吧。

bfxyxxjx

你的意思是  这个引脚如果作为时钟输出，必须用差分形式是这样吗？谢谢