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happyxiaoyaozi

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一粒金砂（初级）
楼主
发表于2011-12-20 09:40 只看该作者
 

fpga设计计数器延时 [复制链接]

用fpga设计了四位计数器，在仿真时，输出脚q0，q1，q2，q3不能同时跳变。导致从一个状态到下一个状态中间有一个暂态，如1000变1001的中间有0111的一个暂态。各种时钟频率都试过从10M到100M，都一样。请高手赐教。谢谢！！！！急！！！！！！！
计数器, 设计
此帖出自FPGA/CPLD论坛

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eeleader
这个是没办法的， 只要这个暂态不影响你的结果就OK， 这说明仿真与实际系统比较接近！  详情 回复 发表于 2011-12-27 09:40
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FPGA论坛  CPLD论坛  FPGA教程
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mr.king

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一粒金砂（高级）
沙发
发表于2011-12-20 11:44 只看该作者
 

大部分时候这种毛刺不影响系统

有的时候，比如用这些输出组合做时钟（这是非常垃圾的设计思路），不要用这方式。完全能用其他方式。如果你的输出不做后面的组合时钟，那你可用现在计数器的另外一个沿打出去或是干脆用格雷码
此帖出自FPGA/CPLD论坛
 
 
FPGA培训  FPGA设计  verilog教程
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chenzhufly

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版主
板凳
发表于2011-12-20 12:46 只看该作者
 
  代码和仿真过程  无图无真相
此帖出自FPGA/CPLD论坛
个人签名生活就是油盐酱醋再加一点糖，快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人，踏实而务实，不沉溺幻想，不庸人自扰
 
 
 
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常见泽1

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五彩晶圆（高级）
4楼
发表于2011-12-20 13:19 只看该作者
 

回复 板凳 chenzhufly 的帖子

支持 无图无争相
此帖出自FPGA/CPLD论坛
 
 
 
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eeleader

6892

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五彩晶圆（高级）
5楼
发表于2011-12-27 09:40 只看该作者
 

这个是没办法的， 只要这个暂态不影响你的结果就OK， 这说明仿真与实际系统比较接近！

此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人，一个永不言败人！
http://shop57496282.taobao.com/
欢迎光临网上店铺！
 
 
 
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