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一粒金砂(中级)

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modelsim 仿真2分频的问题? [复制链接]

testbench:

 

reg inclk0;
reg  rst;                                              
wire c0;
//wire c1;

// assign statements (if any)                         
din10 i1 (
// port map - connection between master ports and signals/registers  
 .c0(c0),
 //.c1(c1),
 .inclk0(inclk0),
 .rst(rst)
);
initial                                               
begin                                                 
inclk0=0;                                        
rst=0;
#5  rst=1;                   
end                                                   
always     #5  inclk0=~inclk0;                                             
endmodule

 

 

 

 

 

代码:

module din10(rst,inclk0,c0);
input rst,inclk0;
output c0;
reg c0;
//reg [3:0] cnt;
//assign c1=inclk0;
//assign c0= cnt[2] ? 1:0;
always @(posedge inclk0)
if(!rst)
c0=0;
//cnt<=4'b0;
else
begin
  //cnt=cnt+1;
  //c1= cnt[0];
  //c0 =cnt[3];
  c0=~c0;
 end
endmodule

 

 

 

 

为什么modelsim仿真出不来 c0

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我认为,最大的问题的是下面这两句: rst=0; #5  rst=1;                   always     #5  inclk0=~inclk0;    复位时间为5,而时钟周期为10,根本就没能完成复位,把复位时间改为大于10,就应该没问题了。  详情 回复 发表于 2011-12-22 17:20
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图modelsim

这是modelsim 仿真

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五彩晶圆(高级)

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楼主,在ALWAYS模块下,C0只能定义为REG类型,你定义为WIRE类型,当然输出不了哦

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回复 4楼 eeleader 的帖子

testbench中的C0为wire型是没有问题的,那是自动生成的,没问题。
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回复 楼主 maxcio 的帖子

我认为,最大的问题的是下面这两句:
rst=0;
#5  rst=1;                  

always     #5  inclk0=~inclk0;   

复位时间为5,而时钟周期为10,根本就没能完成复位,把复位时间改为大于10,就应该没问题了。
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