序列检码器 状态机 的一点小疑问

leomeng

序列检码器 状态机 的一点小疑问 [复制链接]

 

  序列检测器的逻辑功能描述：10010 的序列检码器，状态转移图如下图所示：

 

 

我我有一点不明白， 在状态B的情况下要是输入1的话，直接进入A状态不行么？G状态下如果输入1的话也可以直接进入A状态啊，我就是这样做的一个状态机，也实现了这个序列的功能要求，重叠的码也能检测出来，所以我想问问 这个F 状态到底有什么用啊？如果没有什么实质的作用那多一个状态岂不是多占用了资源？

eeleader

还没看明白，莫急，慢慢来！

eeleader

序列检测器使用滑动窗口，直接检测代码就OK了，需要这么复杂状态转移吗？

saintwait123

貌似可以每个状态检测到错误代码之后直接返回到A状态哦  我是这么觉得的

leomeng

求教  什么是滑动窗口 小弟新手 求大侠指教  滑动窗口实现的代码 能给我看看么

eeleader

假设

  a: in std_logic; ----------串行输入数据；

  b: out std_logic; ---------表示检测到序列的标志；

 

  定义寄存器序列：

    series: std_logic_vector(4 downto 0);

 

 if (rst='1') then

   series<=(others=>'0');

 elsif clk'event and clk='1' then

   series<=a & series(4 downto 1) ;

  if (series="10010") then

       b<='1';

  else

       b<='0';

  end if;

end if;

 

leomeng

有 verilog的么？ 我用的verilog，这个看不懂撒，谢谢！

捍卫真理

原帖由 捍卫真理 于 2011-11-10 11:41 发表
夏老您好！
我想问一下下面的状态机设计中的“F”状态可不可以省略，用A状态来代替。

根据：
状态简化： 如果在状态转换图中出现这样两个状态，它们在相同的的输入下转换到同一状态去，并得到一样的 ...
在这个例子中，确实可以省略F状态。之所以举这个例子，就是因为在较复杂的系统设计过程中，确定最简状态十分困难。我的看法是：为了更快更好地完成设计，即使多用几个状态，可很快生成想要的控制信号，也比少用状态不容易完成设计好。当然状态过多会造成资源浪费，也是不值得的。这是一个设计的权衡问题，状态多寡各有利敝，要根据具体情况确定。目前数字系统资源比较便宜，工时十分宝贵，在批量小的设计中，不必过多考虑状态化简。批量大的设计则另当别论。

捍卫真理

这是夏老的回答

leomeng

谢谢 非常感谢

EDA菜鸟

楼主能把你的程序发给我看看么，我急需啊，我刚开始学习fpga，这几天也在学习序列检测器的相关问题，麻烦你啦，先谢谢了。我邮箱492438901@qq.com

leomeng

我给您写了一个简单的 程序 测试程序 仿真波形图 一块给您发过去了  希望对您有帮助 ；我也是新手 ，一起努力。

fuyaolong

记得毕业时候去华为面试，自己写了这么一个状态机，呵呵，面试官直接告诉我为什么不用一个移位寄存器实现呢，当时眼泪哗哗的

leomeng

移位寄存器？ 比如说 5为的寄存器 reg 【4：0】 a;

右移，判断 if (a[4]&&！a[3] && !a[2] && a[a1] && !a[a0])  输出 ；


是这样么？

bjmonsoon

楼主你好，我刚刚开始学习FPGA，特别希望能够获得你的原代码来学习序列检测 。 61305608@163.com   谢谢！

fuyaolong

是的，实现省资源，比状态机好点

唐俊

上面没有具体给出移位寄存器的程序我这里直接给出，关键在于移位之后，将数放入寄存中然后比较序列。（下面是直接写的，如有错误，自己改下，就当练习好了，呵呵）
odel xuliejianceqi(in,out,rst,clk);
input in,clk;
output out;
reg [7:0] data;

always@(posedge clk or posedge rst)
begin
  if(rst)
   begin
    data<=8'h00;
    out<=1'b0;
   end
  else
    begin
       if(data==8'b10101011)//要检测的序列
       out<=1;
       else
        begin
          data<=data<<1;
          data[0]<=in;
          out<=1'b0;
        end
   end
end
endmodule

leomeng

NICE