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ominous2012

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一粒金砂（中级）
楼主
发表于2011-10-27 16:00 只看该作者
 

cycloneIII EP3C5E144C8N 中时钟的问题 [复制链接]

这个芯片有8个时钟引脚clk[7..0],我想输入一个时钟到pll,然后引出一个输出的时钟引脚到到DAC，时钟的输入引脚打算选clk[0],输出打算选clk[4] 行吗？？？还有不用的其他的时钟引脚是悬空，还是接地，接地的话要通过电阻吗，要的话电阻是多大了，还有EP3C5E和DAC可以直接相连吗，如果不可以那应该怎么连接，请高手指导下，不胜感激！！！！！！！！！！
时钟, 电阻, 不胜感激
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eeleader
我来回答楼主的问题：   楼主时钟输入输出选择（对时钟而言）不受限制的。不用时钟的引脚，建议接地（10K电阻）   CYCLONE系列电阻的IO支持（TTL或CMOS电平），应该可以与DAC直接相连。根据DAC不同电平形式，指定CYCLONE的IO电平形式。  详情 回复 发表于 2011-10-31 19:57
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ominous2012

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一粒金砂（中级）
沙发
 楼主| 发表于2011-10-27 16:01 只看该作者
 
还有谁能贴个时钟的电路图来看下啊！！！1
此帖出自FPGA/CPLD论坛
 
 
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ominous2012

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一粒金砂（中级）
板凳
 楼主| 发表于2011-10-31 16:33 只看该作者
 
都没有人回答我 一下吗？？？？？？？？？？？？？？？
此帖出自FPGA/CPLD论坛
 
 
 
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eeleader

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五彩晶圆（高级）
4楼
发表于2011-10-31 19:57 只看该作者
 

我来回答楼主的问题：

  楼主时钟输入输出选择（对时钟而言）不受限制的。不用时钟的引脚，建议接地（10K电阻）

  CYCLONE系列电阻的IO支持（TTL或CMOS电平），应该可以与DAC直接相连。根据DAC不同电平形式，指定CYCLONE的IO电平形式。

此帖出自FPGA/CPLD论坛
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ominous2012

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一粒金砂（中级）
5楼
 楼主| 发表于2011-11-2 15:52 只看该作者
 

回复 4楼 eeleader 的帖子

首先，感谢版主的回答！！！！我的cyclone III 的IO是3.3v的，可以直接相连吗，另外想问下版主有 cyclone III EP3C5E144C8N 的电路图吗，发一份来看看，哈哈。。。
此帖出自FPGA/CPLD论坛
 
 
 
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ominous2012

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一粒金砂（中级）
6楼
 楼主| 发表于2011-11-2 15:54 只看该作者
 

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我的邮箱253296848@qq.com
此帖出自FPGA/CPLD论坛
 
 
 
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