verilog 中可不可以有always 语句中的嵌套always语句啊。

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verilog 中可不可以有always 语句中的嵌套always语句啊。 [复制链接]

才学，不懂的太多

chenzhufly

貌似不行吧 从没这么用过 也不建议这么用

eeleader

这是绝对不行，违反硬件电路手册！

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always不能嵌套

 但是begin end可以

 

 

chenzhufly

呵呵 实践出真知

billjing

可以的。always initial 内可以包含多个initial、always词句。这两个关键字后面可以跟随一段程序，用begin  end封装。

eeleader

楼上说的仿真语句。如果设计针对硬件的综合电路，这样绝对不行的！

调戏、和尚/

eeleader 发表于 2012-5-31 17:08
楼上说的仿真语句。如果设计针对硬件的综合电路，这样绝对不行的！

               你好。请问怎么才能实现always的功能呢。。。

调戏、和尚/

eeleader 发表于 2012-5-31 17:08
楼上说的仿真语句。如果设计针对硬件的综合电路，这样绝对不行的！

   always的嵌套

okhxyyo

不行，这是并行语句吧。

调戏、和尚/

               
             现在终于高清楚了。嵌套肯定是不能的。不过你可以吧第二个

调戏、和尚/

         always 的敏感变量 全部写在第一个always里面就行了。。。

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在此学习了，各位朋友真给力

沉默珏殇

不行，always是一个块语句，不支持里面嵌套另一个块语句

传媒学子

不行，always 不必嵌套，你可以在一个always内设一个变量；always@(这个变量) 即可实现嵌套

zxopenljx

进来学习一下