一个小问题

超自然

一个小问题 [复制链接]

module compare(out,a,b);

input [7:0] a,b;

output out;

reg out;

always @(a or b)

begin

if(a>b)

out=1;

else

out=0;

end

endmodule

此处若缺省else语句会出现什么逻辑？是不是会产生不定态？

00yaliang

不会，生成锁存器

eeleader

楼上说的很对！

超自然

也就是说一直保持1值？

vividbearylz

对的，如果不写这个的话就和case 里面不写default一样会生成一个锁存器，数值会保持不变。。