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发表于2011-9-22 16:29 只看该作者

FPGA最小系统设计 [复制链接]

我在做FPGA最小系统的时候，当晶振输出管脚没有接在FPGA的GCLK的时候输出的幅值是最大2.78V，最小1.88V。但是我接到FPGA的ＧＣＬＫ的时候，最大值降到2.3V左右。请问这是什么原因引起的？我的晶振是5V供电的输出端接个100欧的电阻。

连接管脚,可能引入了容性负载吧.. 详情回复发表于 2011-9-22 22:43

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发表于2011-9-22 22:43 只看该作者

连接管脚,可能引入了容性负载吧..

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