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4. ,添加例中的文件ledflash.v 。为了使用方便我们可借助第三方软件Ultra Edit编辑代码。EDIT->Preferences 打开参数设置介面。

设置ISE General->Editors->Editor选择Ultra Edit项。如果绿色版本的 要设置如下,Command line syntax中输入:       UE_PATH  $1 -l$2

其中UE_PATHUE在你系统中的绝对路径。

 

设定成功后,打开文件ledflash.v将自动开启UE软件,并载入ledflash.v

为了使UltraEdit高亮显示Verilog。还要加入Verilogwordfile文件。

 

语法高亮,便于编辑。

 

 

 

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四、HDL测试代码的仿真

1HDL测代码的产生

  基于Verilog语言建立测试平台,首先在工程管理区将Sources for选项设置为Behavioral Simulation,在任意位置单击右键,弹出的菜单中选择NEW Soure 命令。然后选取Verilog Test Fixture 类型。再输入文件名。单击NEXT进入下一页,选取要要进行测试的模块。ISE将产生测试模块代码,这只是测试平台的完整架构,要修改才能使用。

 

1、基于ISE Isim 的仿真

 

Isim ISE 默认的仿真工具。选中Xilinx ISE Simulator 下的 Simulate Behavioral Model项。单击右键,选择弹出菜单中的Properties项。将弹出属性设置对话框。可设置仿真相关的参数如仿真时间。

 

仿真参数设置后,就可以进行仿真了。直接双击ISE Simulator 软件中的 Simulate Behavioral Model ,

 ISE将自动启动ISE Simulator 软件。并显示仿真结果。

 

 

 

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2、基于ISE12.4 + Modelsim SE 6.6c 的仿真

(1)、首先要在Modelsim中指定ISE的仿真库。

选进入DOS模式。开始->运行 输入CMD命令。打开MS-DOS窗口。

DOS模式下进入ISENT目录 盘:\Xilinx\12.4\ISE_DS\ISE\bin\nt 再执行下列命令。

Compxlib –s mti_se –arch all –lib all –cfgopt H:\Modeltech_6.6c\Xilinx_libs –p H:\modeltech_6.6c\win32 运行时间较长。

(2)、在XiLinx本地库编辑成功后,\Xilinx\12.4\ISE_DS\ISE\bin\nt目录下也会生成modelsim.ini文件。

用文本编辑器打开,选中Library目录下除OTHER以外的内容,添加到H:\modeltech_6.6c 目录下的modelsim.ini文件中。

 

 (3)、打开ISE,单击Edit-.>Preference选项。选取Intergal Tool选项。指定ModelSim就可以了。

 

 

 ISE 工程建立时,默认置的Isim仿真。在ISE 介面选中Project-> Desing Properties .

将打开Desing Properties介面,选取Simulator 中的Modelsim SE Verilog 项即可。

 

4)、再次编译仿真库。在工程管理区双击 Compile HDL Simulation Librarise

(5)、 开始仿真。首先工程管理区选择要仿真的文件。再双击Simulate Behavioral Model

* creating main do file (test_led.fdo) for Behavioral Simulation...

    > executing 'H:/modeltech_6.6c/win32/vsim.exe -version' to get the mti_se version...

    > mti_se version is 6.6c

 * determining pre-compiled simulation library path information...

   > using mapping file from project dir (G:/LX9/PROG/TEST/modelsim.ini)...

   > extracting library mapping information from 'G:/LX9/PROG/TEST/modelsim.ini'...

     > Compilation info: secureip

       ********************************************************

       + Source Library    : H:/Xilinx/12.4/ISE_DS/ISE/secureip/mti

       + Compilation Time  : Wed Aug 10 09:34:10 2011

       + Platform          : nt

       + Simulator         : mti_se

       + Simulator Version : 6.6c

       + Xilinx Version    : 12.4

       + Number of Errors  : 0

       + Number of Warnings: 0

       ********************************************************

       > secureip (=>"H:/Xilinx/12.4/ISE_DS/ISE/verilog/mti_se/6.6c/nt/secureip")

 

将启动ModelSim SE 并显示出仿真波形。

 

 

 

 

 

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通过ISE调用ModelSim进行仿真,在工程的文件夹下会生成 *.fdo和*.tdo的文件,用编辑器打开文件查看,是诸如此类的一些命令:
######################################################################
##
## Filename: ledflash.fdo
## Created on: Fri Aug 12 9:35:33 中国标准时间 2011
##
##  Auto generated by Project Navigator for Behavioral Simulation
##
##  ---------------------DONOT EDIT THIS FILE-------------------------
##  You may want to add additional commands to control the simulation
##  in the user specific do file (.udo) which is automatically
##  generated in the project directory and will not be removed on
##  subsequent simulation flows run from Project Navigator.
##  ---------------------DONOT EDIT THIS FILE-------------------------
##
######################################################################
#
# Create work library
#
vlib work
#
# Compile sources
#
vlog  "source/ledflash.v"
vlog  "x:/Xilinx/12.4/ISE_DS/ISE//verilog/src/glbl.v"
#
# Call vsim to invoke simulator
#
vsim -voptargs="+acc" -t 1ps  -L xilinxcorelib_ver -L unisims_ver -lib work work.ledflash glbl
#
# Source the wave do file
#
do {ledflash_wave.fdo}
#
# Set the window types
#
view wave
view structure
view signals
#
# Source the user do file
#
do {ledflash.udo}
#
# Run simulation for this time
#
run 1000ns
#
# End
#
修改后,可再次调ledflash.fdo可刷新波形。
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3、基于Modelsim SE 6.6c +Debussy  的仿真

在一个比较大的工程中,若用modelsim仿真的话,必须在仿真前添加所要观察的波形,若仿真后想重新添加波形的话,就得重新仿真。而通过debussy,可以记录仿真过程中所有波形,并且debussy的波形编缉功能是比较强大。

    DebussyNOVAS Software, Inc(思源科技)发展的HDL Debug & Analysis

tool,这套软体主要不是用来跑模拟或看波形,它最强大的功能是:能够在HDL source codeschematic diagramwaveformstate bubble diagram之间,即时做trace,协助工程师debug

简单介绍下。打开Debussy时,要关闭modelSim.

(1)编辑modelsim根目录下的modelsim.ini文件,去掉只读属性,将; Veriuser = veriuser.sl 更换为Veriuser = novas.dll注意Veriuser前面的分号要去掉

(2)C:\Novas\Debussy\share\PLI\modelsim_pli54\WINNT下的novas.dll 拷贝至  C:\Modeltech_6.1d\win32

(3)testbentch中添加

Initial

       Begin

         fsdbDumpfile("**.fsdb");

         fsdbDumpvars(0,"顶层文件名(testbench的话即为testbench)");

       End

(4)ModelSim的主要作用是产生.fsdb文件,没必要启动ModelSim GUI。可以用文本编辑器生成一个.bat文件,在MS-DOS下自动生成.fsdb文件。如下:

vlib work

    vlog  " glbl.v "

    vlog  " ledflash.v "

    vlog  " test_led.v "

    vsim -c work.test

(5)仿真结束打开debussy再打开nWARE加入*.*.fsdb文件即可看到波形

添加要观察的波形。

 

 

 

 

 

观察波形。

 

利用DEBUSSY 观察nScheme示意图。点击图形将出现此部分的代码。

 

 

 

 

 

 

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五、 综合

五、 综合

 

1、基于XILINX的综合

    综合就是将HDL语言、原理图等设计输入翻译成由与、或、非门各RAM、触发器等基本逻辑单元组成的逻辑连接。并根据目标和要求优化所生成的逻辑连接而生成EDF文件。

在过程管理区双击Synthesize-XST,就可完成综合。并且给出初步消耗资源的情况。

 

2、综合的RTL结构图

 

3XST设置。 些页面人为综合选项HDL语言选项以及Xilinx 特殊选项。

 

1>、综合选项

       优化目标。优化努力程度,使用综合约束文件。全局优化目标。生成寄存器传输级视图。定时序约束。

    2>HDL语言选项

       有限状态机编码算法,条件语句实现类型 。RAM实现类型 。ROM实现类型。优先级译码扩展,移位寄存器扩展。资源共享。

    3> 、特殊选项

       插入I/0缓冲器。最大扇出。寄存器复制。等效寄存器删除。优化Slice结构。

 

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六、ISE的实现。

    实现就是将综合输出的逻辑网表翻译成所选器件的底层模块和硬件原语。将设计映射到器件结构上。进行布局布线。以达到在选定器件上实现设计的目的。实现分3步:翻译逻辑网,映射到器件单元以及布局布线。在ISE中,执行实现过程,自动执行翻译,映射和布局布线过程。也可以单步。

1、翻译的主要作用是将综合输出的逻辑网表翻译为Xilinx特定器件的底层结构和更硬件原语。设计文件和约束文件合并生成逻辑描述NGD文件和BLD文件。双击工作区的Ttanslate开始翻译过程。产生的部分报告如下:

rtition Implementation Status

-------------------------------

 

  No Partitions were found in this design.

 

-------------------------------

 

NGDBUILD Design Results Summary:

  Number of errors:     0

  Number of warnings:   0

 

Total memory usage is 83596 kilobytes

 

Writing NGD file "ledflash.ngd" ...

Total REAL time to NGDBUILD completion:  8 sec

Total CPU time to NGDBUILD completion:   5 sec

 

Writing NGDBUILD log file "ledflash.bld"..

 

 

2、映射的主要作用是将设计映射到具体器件上。

    由转换流程生成的NGD文件将被映射为目标器件的特定物理逻辑单元。并保存在NCD文件中。双击MAP即可开始映射。 产生报告的部分如下:

Section 10 - Timing Report

--------------------------

A logic-level (pre-route) timing report can be generated by using Xilinx static

timing analysis tools, Timing Analyzer (GUI) or TRCE (command line), with the

mapped NCD and PCF files. Please note that this timing report will be generated

using estimated delay information. For accurate numbers, please generate a

timing report with the post Place and Route NCD file.

 

For more information about the Timing Analyzer, consult the Xilinx Timing

Analyzer Reference Manual; for more information about TRCE, consult the Xilinx

Command Line Tools User Guide "TRACE" chapter.

 

Section 11 - Configuration String Details

 

3下载附件  保存到相册

2011-8-13 14:45 上传

 

 

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七、 用户约束文件

    用户约束是FPGA设计不缺少的,在ISE中有多咱用户约束,可指定设计各个方面的设计要求。如管脚位置约束,区域约束,时序约束各电平约束等。管脚位置约束将模块的端口和FPGA的管脚对应。时序约束可合食品店设计在高速时钟下的工作可靠。以上约束不仅可通过约束文件完成,也可以通过管脚和区域约束器PACE以及时序约束分析器Timeing Analyzer 等图形操作完成。ISE可添加多个UCF文件,为不同层次的模块以及同一层次的模块添加不同用户约束。

FPGA设计的约束文件有3类,即用户设计文件UCF,网表约束文件NCF,物理约束文件PCF。用户在设计输入阶段编写UCF文件,然后UCF文件和设计综合后生成NCF文件。最后经过实现生成PCF文件。

1、位置LOC约束是FPGA设计中最基本的布局约束和综合约束。能够定义基本设计单元在FPGA芯片中的位置。可实现绝对定位,范围定位以及区域定位。还可以将一组基本单元约束在特定区域中。如例程文件ledfash.ucf中:

NET "CLK_66MHZ"     LOC = "K15"

NET LED<0>           LOC = P4

NET LED<1>           LOC = L6

以上将I/O 管脚分配给予实例信号。

可以通过IOSTANDARD设置对端口或实例指定专门的I/O标准。

NET "CLK_66MHZ"     LOC = "K15"  | IOSTANDARD = LVCMOS33;

        指定电平标准.3V LVCMOSVCC3.3VVOH>=3.2VVOL<=0.1VVIH>=2.0VVIL<=0.7V

1、时序约束

一般,添加约束的原则为先附加全局约束,再补充局部约束,而且局部约束比较宽松,以提高布线成功概率。在添加全局时序约束时,要根据时钟频率分为不同的时钟域,添加各自的周期约束,然后对输入输出口信号添加偏移约束,对片内逻辑添加附加约束。如下周期约束:

TIMESPEC TS_CLK_66MHZ = PERIOD CLK_66MHZ 15000 ps INPUT_JITTER 1000 ps;

 

 

 

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八 ISE 器件配置

  ISE 器件配置

   FPGA是基于SRAM结构的,每次掉电后编程信息易失,因此芯片上电后必须重新配置。需要从非易失器件中加载配置文件或由PC再次配置。ISE集成了FPGA配置工具iMPACT,Xilinx公司的所有可编辑芯片的配置过程必须由iMPACT完成。iMPACT还可成生成PROM各种下载文件。
1、JTAG线配制
      板上集成了JTAG仿真下载线。接上USB后,首先发现新硬件。








装驱动








查看成功








 
Impact 设置一下。Output-> Cable -> Setup . 要填入digilent_plugin才可。








 
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50
 
1、配置FPGA器件
FPGA配置主要用于调试段快速、多次验证功能。断电后芯片内的逻辑立刻消失。每次上电都要重新配置。
1 产生配置文件。在过程管理区中双击Generate Programming File选项即可完成。生成的编程BIT二进制比特流文件。








启动iMPACT进行配制。双击过程管理区下的Manage Configure Project (Imact)








 
JTAG链检正确后,在FPGA芯片上双击,选择BIT文件。








 
FPGA图标上右键,选择Program命令。就可以对FPGA设备进行编程。








配制成功








 
 
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   配置PROM器件
ISE 中内嵌比特流生成器,可生成FPGA以及PROM格式文件。从而实现动态配置。只有生成PROM文件并下载PROM芯片后,才能保证FPGA上电自动加载逻辑并正常工作。

  首先产生BIT文件。在过程管理区中双击Generate Programming File选项即可完成。生成的编程BIT二进制比特流文件。要设置SPI项。









 iMPACT软件中,双击 Create PROM File ,弹出转换文件介面。








 
配制后,选定要用的BIT文件,产生MCS文件。








生成MCS文件后,回到Boundary Scan ,再次选定FPGA图标。右键,选择 Add SPI/BPI Flash 选项。选择SPI的芯片N25Q128。在FLASH图标上右键选定Program.








 
成功后如下








 
 
 
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一粒金砂(高级)

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楼主真不错。。很详细呀!
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谢谢支持。
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54
 

在线逻辑分析仪ChipScope的使用

在线逻辑分析仪ChipScope的使用

   逻辑分析仪是FPGA调试时不可缺少的工具。但是传统的逻辑分析仪价格贵,还要使用大量的探头,操作不太容易。为些Xilinx推出了在线逻辑分析仪(ChipScope Pro),允许通过软件的方式进行逻辑分析。此方案稳定,可靠,成本低廉,操作方便。极为实用。

   ChipScope Pro 的主要功能是通过JTAG 口、在线实时地读出FPGA 的内部信号。基本

原理是利用FPGA中未使用的BlockRAM,根据用户设定的触发条件将信号实时地保存到这

BlockRAM中,然后通过JTAG口传送到PC机,显示出时序波形。也就是,在你综合完的网表里插入用于采集数据的core(包括ILAICON),插入的方式可以用core inserter,也可以用core generator,只不过后者需要在源代码中实例化。用core inserter更为快捷,基本上就是选择你要观察的信号以及触发源、时钟等,然后运行之后会自动生成一个新的网表文件,再用这个网表在ISE里面进行布局布线,生成下载文件,通过JTAG方式下载到芯片里运行。在芯片运行的过程中,如果你选择的触发源发生跳变,或满足触发条件时,芯片里的core会将你要观察的信号采集并存储在芯片内的RAM(也可以是FF)中,然后通过JTAG口将采集到的信号上载到PC,最后在PCchipscope analyzer的界面中以波形的方式显示出来,因此你就能看到芯片里的信号波形。

 

一般来说,ChipScope Pro 在工作时需要在用户设计中实例化两种核:一是集成逻辑分

析仪核(ILA coreIntegrated Logic Analyzer core),提供触发和跟踪捕获的功能;二是集成

控制器核(ICON coreIntegrated Controller core),负责ILA 核和边界扫描端口的通信,一

ICON核可以连接1~15ILA 核。

ChipScope Pro 工具箱包含3 个工具:ChipScope Pro Core Generator(核生成器)、

ChipScope Pro Core Inserter(核插入器)和ChipScope Pro Analyzer(分析器)。

ChipScope Pro Core Generator 的作用是根据设定条件生成在线逻辑分析仪的IP核,包

ICON核、ILA 核、ILA/ATC2 核和IBA/OPB核等,设计人员在原HDL 代码中实例化这

些核,然后进行布局布线、下载配置文件,就可以利用ChipScope Pro Analyzer 设定触发条

件、观察信号波形。

ChipScope Pro Core Inserter 除了不能生成IBA/OPB 核和ILA/ATC2 核以外,功能与

ChipScope Pro Core Generator 类似,可以生成ICON核和ILA 核,但是它能自动完成在设计

网表中插入这些核的工作,不用手工在HDL代码中实例化,在实际工作中用得最多。

 

 

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ChipScope Core Inserter的使用

ChipScope Core Inserter的使用

 

1  添加添加ChipScope Core Inserter 工程文件工程文件

添加添加 工程文件工程文件

工程中产生 led.cdc文件

 

双击led.cdc ,打开ChipScope Pro Core Inserter

ISE 中启动Core Inserter,网表的输入输出目录 ISE 自动设置,且其参数只能在

ISE 中改变,不能在Core Inserter 中修改。

 

 

 

 

 

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56
 

配置ICON 核核

ICON核是所有核和JTAG扫描电路的通信控制器,因此首先对其进行配制。配制边界扫描的基本组件。边界扫描的基本组件(BSCAN_VIRTEX2 BSCAN_VIRTEX)用来完成 与 JTAG 边界扫描逻辑的通信.边界扫描组件扩展了 FPGA 器件 JTAG 测试存取口(TAP)的接口,因 此可以在 FPGA 内部建立最多两个扫描链.ChipScope Pro Analyzer 通过边界扫描组件提供的两个内部 扫描链(下载附件  保存到相册

2011-8-22 20:38 上传

 

配置配置ILA 核核

ILA 核的配置分为3 个部分:触发参数、捕获参数、网线连接。

Trigger Parameters 选项卡用于设置触发输入信号和触发条件判断单元。Number of Input

Trigger Ports 下拉列表中可以选择 ILA 核输入触发端口的数目。每个 ILA 核最多可以有 16个输入触发端口。每个触发端口都有位宽(触发端口的信号线总数)、触发条件判断单元的类型和数目等。

 

Capture  Parameters 选项卡用于对存储深度、数据位宽、采样时刻等参数的设置。

ChipScope存储缓冲区所能够存储的最大采样值个数成为存储深度,与数据宽度共同决定了

Block RAM 的占用数。如果选中 Data Same As Trigger 选项,则数据与触发信号相同,这是一种很常用的模式,可以捕获和采集触发逻辑分析仪的任何数据。在这种模式下,ILA 核省略了数据输入端口,可以减小 CLB 和布线资源的占用,但总的数据宽度不能大于 256bit

不选中 Data Same As Trigger 选项时,数据和触发信号完全独立,当采样的数据位宽小于触

发宽度时,能减少采集的数据,节省Block RAM 资源。在本次练习中,我们选择Data Same

As Trigger这种常用模式,存储深度选择 8192,在时钟上升沿采样。

完成捕获参数的设置后,Core Inserter 能够根据相应配置准确给出Block RAM的个数,

Core Utilization 框所示。

Net Connections选项卡用于将在线逻辑分析仪的输入信号和设计中的网线连接起来。由

于目前尚未建立连接,所以 Net  Connections 中的所有信号都为红色显示。点击 Modify

Connection,会弹出 Select Net 配置界面。

 

利用 Select Net 对话框,可以把ChipScope的工作时钟、触发信号、数据信号与设计中

的网线连接起来,方法是在右侧选中 ChipScope 的信号,在左侧下方选中需要连接的网线,

单击 Make Connections 按钮,即可完成一条信号线的连接。所有信号都连接好之后,单击

Ok按钮。

 

应保证所有端口信号都已经连接,否则设计无法正确实现,当端口中的信号全部连接时

名字为黑色,否则为红色。最后,返回工程中。

 

 

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返回工程中。

重新运行重新运行Implement Design

ChipScope Core Inserter 产生的网表要被插入到原来的设计网表中,需要重新实现设计

Implement Design,完成翻译、映射、布局布线后生成 BIT 文件,下载到 FPGA中后,利用ChipScope Pro Analyzer 分析信号波形。 以后每次通过Core Inserter 修改网表之后,都需要重新运行 Implement Design,重新生成编程文件。

选择Analyze Design Using ChipScope,右键点击 Run

 

ChipScope Pro Analyzer 启动后,配置目标芯片配置目标芯片

配置目标芯片配置目标芯片

在常用工具栏上点击图标 ,初始化边界扫描链,成功完成扫描后,项目浏览器将会

列出JTAG链上的器件。选择开发板 FPGA芯片型号XC6SLX9。有可能连接不到下载线,可以选JTAG Chain --à Open Plug-in  填入digilent_plugin

 

设置触发条件设置触发条件

ChipScope 设计和工程下载到 FPGA 中以后,还需要设定触发条件才能在 Analyzer

中捕获到有效波形。Analyzer 的触发设置由 Match(匹配)、Trig(触发)以及 Capture(捕

获)三部分。其中 Match用于设置匹配函数,Trig用于把一个或多个触发条件组合起来构成最终的触发条件,Capture 用于设定窗口的数目和触发位置。4.7  不设定触发条件采集数据不设定触发条件采集数据 不设定触发条件采集数据不设定触发条件采集数据

按钮,开始采集数Match 栏中不设定触发条件,先将 FPGA 复位,点击菜单栏上的

 

 

 

点采样模式点采样模式

Type 列表框选择N Samples 类型,每次触发捕获的样本数由 Sample Per Trigger文本框

中设置。

 

 

 

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一粒金砂(中级)

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,太感谢楼主了,辛苦了
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