CPLD 语言的时延靠FSM实现？

lvben5d

CPLD 语言的时延靠FSM实现？ [复制链接]

请教，mainsysterm控制memory controler的时序，在CPLD中是否可以内部综合实现。memory controler只是连接外部SRAM的输入输出口，时序还是需要mainsysterm来控制。但对于外围DSP来说，是否可以不提供读写SRAM时序来获得SRAM数据，因为这样会占用DSP任务(开定时器来提供不同阶段的时序），我想这样处理，DSP访问FPGA就像访问寄存器一样（靠FPGA内部自动来实现读写SRAM的时序），DSP只需要放数据，接着设置读或写，然后等中断，等中断的时候，FPGA实现了访问SRAM获得数据，然后告知DSP中断发生，即数据已经准备在端口上了！
always@*  这个*代表所有敏感事件，那么在memory controler里改变敏感事件，从而自动触发下一时序？ 希望多多指教。（不是时钟，而是靠其他输入信号触发）
非常感谢2楼的回复，我上周末了解了一下，vhdl语言里的时延不可综合，最后还是要靠如你所说的，类似单片机定时器的东西来实现。由于初学，还有一些疑惑，希望多多指教，我的Q是385157936

[ 本帖最后由 lvben5d 于 2011-7-4 10:03 编辑 ]

eeleader

#1 这是模拟仿真语言,而不是可以编程综合的语言!

动态延迟是这样: 可以计数器延迟多个时钟周期,动态延迟.

lvben5d

我很赞同！建议新手朋友看网上流行的EPM240视频教程之串口，很适合使用QUARTUS ii的入门。以及二段式状态机写法，我Q385157936 有问题可以沟通。

eeleader

支持楼主的说法!