跟夏老师学FPGA（13）FPGA设计中如何避免冒险竞争

soso

跟夏老师学FPGA（13）FPGA设计中如何避免冒险竞争 [复制链接]

wanghongyang

这个必须顶1·

eeleader

1. 用全同步设计；

2.加冗余项；

3.还有啥？

夏宇闻

原帖由 eeleader 于 2011-6-16 08:25 发表 1. 用全同步设计； 2.加冗余项； 3.还有啥？

外部输入的异步信号必须用本地时钟同步。要求高稳定性的状态机必须设计成高可靠性的同步FSM，即使进入缺省状态分支也肯定能回到有效状态，不能只靠RTL代码描述清楚，而且还需保证在综合后的电路中确实存在肯定能回到有效状态的电路。这需要设计者在自动综合前用综合指令说明。延迟时间接近或超过一个时钟周期的大组合逻辑必须分层，中间变量用同步寄存器传递。

eeleader

第一个问题:

  外部输入的异步信号怎样用本地时钟可靠同步? 常见工程处理方法有哪些?

第二个问题:

 同步FSM 是指什么?

第三个问题:

 怎样用综合指令确保FSM 不跑飞? 能否给我们举个例?

第四个问题:

 延迟时间接近或超过一个时钟周期的大组合逻辑必须分层,中间变量用同步寄存器传递. 有没有比较标准的摸板?

walkerinsky

第一个问题: 外部输入的异步信号用本地时钟可靠同步， 常见工程处理方法有1 输入的信号比较慢，本地时钟至少能采样到一个有效变化，那么使用两个寄存器同步输入就可以了。2 输入的信号比较快，本地时钟不能采样到一个有效变化，但是输入信号的变化频率大于本地时钟，将这个输入的信号做为寄存器A的时钟输入，然后使用本地时钟进行寄存器B，C同步，再将寄存器C的输出给寄存器A作为复位信号。3使用FIFO设计

第二个问题:同步FSM 是指同步有限状态机，通俗讲，就是状态机的每个状态都有使用时钟同步到REGISTER。

第三个问题:综合指令确保FSM比如 ：full case /parallele case

第四个问题:延迟时间接近或超过一个时钟周期的大组合逻辑必须分层,这个分层的话，一般EDA工具可以实现，就是加上RETIMING:综合指令。它不同于PIPELINE，它是把组合逻辑分散在不同的寄存器路径上。

eeleader

6楼解释的很详细！如果你能配合程序代码与综合结果分析一下，对我对所有不懂都是莫大的帮助！

fpgaw

如何避免冒险竞争