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跟夏老师学FPGA(9)verilog模块的基本构成要素 [复制链接]

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收到!  详情 回复 发表于 2011-6-20 18:01
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五彩晶圆(初级)

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这个必须顶1·
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问题一个:

  是不是所有的输出端口都要定义成REG类型?

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一粒金砂(中级)

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wire 和 reg 都可以为输出,输入必须是wire
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五彩晶圆(中级)

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原帖由 eeleader 于 2011-6-16 08:20 发表 问题一个:   是不是所有的输出端口都要定义成REG类型?

输入信号对于编写的本模块而言通常是wire类型的,不必定义成reg类型。因为它是从模块外部通过连接线路进入的信号,不必也不能对它进行赋值,只能用它对寄存器赋值,或作为使能信号,或作为组合逻辑块的输入。

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五彩晶圆(高级)

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如果端口没有指定类型, 编译器默认是啥类型?

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一粒金砂(中级)

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如果端口没有指定类型, 编译器默认类型是由这个端口在模块里面的功能类型定义的。一般是WIRE,如果是REG型,编译器会报错,要求这个端口有类型定义
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五彩晶圆(高级)

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