跟夏老师学FPGA（7）verilog模块中的信号

soso

跟夏老师学FPGA（7）verilog模块中的信号 [复制链接]

wanghongyang

这个必须顶1·

eeleader

提个问题：

     WIRE 信号用ASSIGN 指定， 通过组合逻辑产生的信号然后在ALWAYS中被使用，这不成异步信号，可能会产生冒险与竞争的问题。请问，夏老师是不是这样？

夏宇闻

原帖由 eeleader 于 2011-6-16 08:18 发表 提个问题：      WIRE 信号用ASSIGN 指定， 通过组合逻辑产生的信号然后在ALWAYS中被使用，这不成异步信号，可能会产生冒险与竞争的问题。请问，夏老师是不是这样？

用连续赋值语句赋值的变量必须是wire类型的。可以在always跳变沿触发的时序块中把这个wire类型变量赋值给reg类型变量，不会产生冒险竞争的原因是确保所有组合逻辑的输入变化总在同一个时钟跳变沿时刻开始发生，当下一个时钟沿到来时刻，上一时钟变化引起的组合逻辑输出值已经稳定。当然，我们也可以在always电平敏感的组合块中把这个wire类型变量赋值给reg类型变量，用来表示组合逻辑的输出。

eeleader

但我们很多时后就不能确保确保所有组合逻辑的输入变化总在同一个时钟跳变沿时刻开始发生.  这个时候就可能产生冒险与竞争.

  因为,实际上我们使用的信号很多都是突发的!

walkerinsky

对于无法确认的输入变化，我们是无法避免冒险与竞争。而且连TIMING分析也无法进行。我们所要考虑到的冒险与竞争，必须是我们能预测到了。

eeleader

任何信号都有一个预测，我这里说的突发意思说信号变换的频率较快！

对于这样信号有怎样好的一个工程上设计解决办法！

 

fpgaw

必须顶

fpgaw

verilog模块中的信号