05.18【每日一问】：同步逻辑

wstt

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还有3个小时就是18号了，我就提前发啦哈，大家不见怪，怕明早起来晚了，晚上还要调试。

使用HDL设计一个同步时序的分频器，三分频（每3个clk），counter在分频时钟的驱动下加1，counter位宽为8位。

模块大家随意写，为了统一，我稍规定下信号，

三个是必须有的

时钟输入clk，

异步复位nrst，

计数输出counter（可以计满后归零，这里不是重点，大家随意）

拿verilog HDL写个头。

module syncounter(

clk,

nrst,

counter);

input clk;

input nrst;

output reg [7:0] counter;

wire en;

reg [1:0] div;

//这里大家随意了，注意要是同步逻辑

endmodule

leang521

这里搞FPGA的高手少。HDL，你限定太死了，如果用74芯片搭我很有把握

zjjone1023

不会FPGA，我低头绕过，呵呵

仙猫

module syncounter(clk, nrst, counter);
　　input clk;
　　input nrst;
　　output reg[7:0] counter;
//　wire en;
　　reg[1:0] div;

 

　　always @(posedge clk)
　　begin
　　if ((!nrst) || (div == 2))
　　　　div <= 0;
　　else
　　　　div <= div + 1;
　　end

 

　　always @(posedge clk)
　　begin
　　if (!nrst)
　　　　counter <= 0;
　　else if (div == 0)
　　　　counter <= counter + 1;
　　end
endmodule

 

从未摸过Verilog，淆习着玩一把，居然跟C一模一样！
用Verilog写test bench不知咋弄，姑且用VHDL代替（图）。

fxw451

没学过也能写出来，强！！

wstt

其实VHDL也可以，我只是拿Verilog写了个头

wstt

仙猫大哥写的就是同步的，包括复位也是同步的