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zhengli880209

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一粒金砂（中级）
楼主
发表于2011-5-16 21:04 只看该作者
 

FPGA波形仿真结果问题 [复制链接]

下面的图是我写的一个程序的仿真结果，本来程序中式希望在clk的上升沿将y1的值赋值给y_out，结果却出现了图中所示的情况，很奇怪，y_out不仅不是在时钟的上升沿被赋值，而且中间还出现了很多多余的变量~~~~~~不知道有没有同仁遇到过，帮忙答疑解惑~

而且, 时钟, 程序, 同仁

[2$F$EPD@PZ56~}ZN2QNMQB.jpg (29.74 KB, 下载次数: 1)

[2$F$EPD@PZ56~}ZN2QNMQB.jpg
此帖出自FPGA/CPLD论坛

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eeleader
呵呵! 时序与功能仿真是有区别的!  详情 回复 发表于 2011-5-17 08:20
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zhengli880209

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一粒金砂（中级）
沙发
 楼主| 发表于2011-5-16 21:39 只看该作者
 
问题解决了，原来是我在仿真设置中选择的是时序仿真，改成功能仿真就对了~
此帖出自FPGA/CPLD论坛
 
 
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eeleader

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五彩晶圆（高级）
板凳
发表于2011-5-17 08:20 只看该作者
 

呵呵! 时序与功能仿真是有区别的!

此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人，一个永不言败人！
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欢迎光临网上店铺！
 
 
 
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