电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › FPGA设置IP核时，编译出错。。。

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纯净的硅（高级）

楼主

发表于2011-4-26 12:33 只看该作者

FPGA设置IP核时，编译出错。。。 [复制链接]

最近搞ucgui到FPGA上面，软IP做好了。加入到QUARTUSII中，编译的时候，出错。

我以前做到这步的时候是没有问题的，这次做的时候，用了一个ALT_PLL，50MHZ的时钟经倍频后，得到两个100MHZ的输出。

在IP核里面，做了SDRAM,CFI_FLASH,RS232,16根TFT屏的数据线，9根控制线。其中两根输入用了上升沿中断，

不知道哪里有问题。请高人指点一二。。。。

问题, 数据线, 控制线

未命名.jpg (62.1 KB, 下载次数: 1)

此帖出自FPGA/CPLD论坛

回复 4楼 wstt 的帖子

哦。。谢谢哥子。。
因为TFT我用了16根数据线来控制，加上100MHZ的时钟应该跑起来相当快了。
但忽略了一个问题。我用了CFI-FLASH和SDRAM，这些东西造成引脚冲突了。。
呵呵。。
既然找到了问题，那么下面我就会解决这些问题。
哎。这个接口板要重画了。。。嘿嘿。。。

此帖出自FPGA/CPLD论坛

个人签名只有想不到，没有做不到。

eeleader

6892 帖子	0 TA的资源

五彩晶圆（高级）

6楼

发表于2011-4-27 08:12 只看该作者

问题一讨论就清楚了

此帖出自FPGA/CPLD论坛

个人签名一个为理想不懈前进的人，一个永不言败人！
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