如何用vhdl写testbench测试文件用于在modelsim-altera中仿真

hxing

如何用vhdl写testbench测试文件用于在modelsim-altera中仿真 [复制链接]

如何用vhdl写testbench测试文件用于在modelsim-altera中仿真，请哪位高手赐教！
急需要用！

xieqiang

这不应该存在问题啊，在EDA tool setting 里面设置能vhdl就可以了
这时候你 start  test bench template writer 生成的就是.vht文件了

hxing

detach.rar (267.36 KB, 下载次数: 72)

2011-4-13 11:27 上传

点击文件名下载附件

你好！我是那样做的，而且用的是modelsim-altera仿真的，但是在仿真时没有时钟信号clk，我的testbench文件是根据processing->start->start testbench template writer生成的模板改写的，我找了好多原因，还是没解决，请你帮我看看，我把程序发给你，谢谢啦！

xieqiang

我不懂vhdl啊，但这个工程下下来并有选择仿真工具啊，如上贴选择后，编译，生成，在simulation文件夹里有.vht文件的啊

hxing

你好!你在线吧，我昨天发给你的文件中有*.vht文件呀

eeleader

其实仿真VHDL还有一种曲线的方法, 就把需要仿真的VHDL文件封装成Verilog 文件, 然后用verilog文件进行仿真!

hxing

你好，上次的问题我已经解决了，但是我又遇到一个问题，找了好多原因都没解决，想请教您！

taihejiankang

您好，我也碰到了跟您一样的问题，也是仿真没有波形。能请教一下你是怎么解决的吗？