用VHDL语言完成CPLD设计制作二路复用的2.048MHz时钟信号和二路8KHz帧同步信号。

x15935789

用VHDL语言完成CPLD设计制作二路复用的2.048MHz时钟信号和二路8KHz帧同步信号。 [复制链接]

基于EP7128SLC84-15，用VHDL语言完成CPLD设计制作二路复用的2.048MHz时钟信号和二路8KHz帧同步信号。
有高手指导下我么？可以加我Q1364314209，谢谢。

tx_xy

能把问题搞清楚么 这么笼统 谁能理解你的意思呢？

求助贴 最好写清楚点啊 最少 你输入信号 输出信号 输入输出之间的关系 你交代清楚吧 。。。

eeleader

你的意思就是要产生2.048MHZ信号和8KHZ的两路时钟信号!

x15935789

我的意思就是怎么完成这个阿，具体就是那段VHDL语言怎么写，其实我也不是很懂的。。

tx_xy

你把你要求助的信息表达清楚 不要让别人去猜 你到底想要得到什么 。。。

eeleader

你还是看看书,这么简单的程序, 一学就会了. FPGA 入门容易, 但要把这们技术玩好比较难!