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选择VHDL还是verilog HDL [复制链接]

硬件描述语言HDL(Hardware Describe Language)


HDL概述

  随着EDA技术的发展,使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。 VHDL发展的较早,语法严格,而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。 VHDL和Verilog HDL两者相比,VHDL的书写规则比Verilog烦琐一些,但verilog自由的语法也容易让少数初学者出错。 国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授verilog。从国内来看,VHDL的参考书很多,便于查找资料,而Verilog HDL的参考书相对较少,这给学习Verilog HDL带来一些困难。 从EDA技术的发展上看,已出现用于CPLD/FPGA设计的硬件C语言编译软件,虽然还不成熟,应用极少,但它有可能会成为继VHDL和Verilog之后,设计大规模CPLD/FPGA的又一种手段。



选择VHDL还是verilog HDL?

这是一个初学者最常见的问题。其实两种语言的差别并不大,他们的描述能力也是类似的。掌握其中一种语言以后,可以通过短期的学习,较快的学会另一种语言。 选择何种语言主要还是看周围人群的使用习惯,这样可以方便日后的学习交流。 当然,如果您是集成电路(ASIC)设计人员,则必须首先掌握verilog,因为在IC设计领域,90%以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言,两种语言可以自由选择。



学习HDL的几点重要提示

1.了解HDL的可综合性问题:

HDL有两种用途:系统仿真和硬件实现。 如果程序只用于仿真,那么几乎所有的语法和编程方法都可以使用。 但如果我们的程序是用于硬件实现(例如:用于FPGA设计),那么我们就必须保证程序“可综合”(程序的功能可以用硬件电路实现)。 不可综合的HDL语句在软件综合时将被忽略或者报错。 我们应当牢记一点:“所有的HDL描述都可以用于仿真,但不是所有的HDL描述都能用硬件实现。”

2. 用硬件电路设计思想来编写HDL:

学好HDL的关键是充分理解HDL语句和硬件电路的关系。 编写HDL,就是在描述一个电路,我们写完一段程序以后,应当对生成的电路有一些大体上的了解, 而不能用纯软件的设计思路来编写硬件描述语言。 要做到这一点,需要我们多实践,多思考,多总结。

3.语法掌握贵在精,不在多

30%的基本HDL语句就可以完成95%以上的电路设计,很多生僻的语句并不能被所有的综合软件所支持,在程序移植或者更换软件平台时,容易产生兼容性问题,也不利于其他人阅读和修改。建议多用心钻研常用语句,理解这些语句的硬件含义,这比多掌握几个新语法要有用的多。



HDL与原理图输入法的关系

  HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好,使用方便,但效率不如原理图;原理图输入的可控性好,效率高,比较直观,但设计大规模CPLD/FPGA时显得很烦琐,移植性差。在真正的PLD/FPGA设计中,通常建议采用原理图和HDL结合的方法来设计,适合用原理图的地方就用原理图,适合用HDL的地方就用HDL,并没有强制的规定。在最短的时间内,用自己最熟悉的工具设计出高效,稳定,符合设计要求的电路才是我们的最终目的。



HDL开发流程

用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为:

1.文本编辑:用任何文本编辑器都可以进行,也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件,Verilog文件保存为.v文件

2.功能仿真:将文件调入HDL仿真软件进行功能仿真,检查逻辑功能是否正确(也叫前仿真,对简单的设计可以跳过这一步,只在布线完成以后,进行时序仿真)

3.逻辑综合:将源文件调入逻辑综合软件进行综合,即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf(edif)的EDA工业标准文件。

4.布局布线:将.edf文件调入PLD厂家提供的软件中进行布线,即把设计好的逻辑安放到PLD/FPGA内

5.时序仿真:需要利用在布局布线中获得的精确参数,用仿真软件验证电路的时序。(也叫后仿真)

6.编程下载:确认仿真无误后,将文件下载到芯片中

通常以上过程可以都在PLD/FPGA厂家提供的开发工具(如MAXPLUSII,Foundation,ISE)中完成,但许多集成的PLD开发软件只支持VHDL/Verilog的子集,可能造成少数语法不能编译,如果采用专用HDL工具分开执行,效果会更好,否则这么多出售专用HDL开发工具的公司就没有存在的理由了
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您说的太对了,什么时候我们再也不受制于人就好了。  详情 回复 发表于 2008-12-18 15:19
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Re: 选择VHDL还是verilog HDL

学verilog不光要学硬件语言的语法规则,还要学习如何用它来进行建模、仿真和综合,从基本语言结构开始,数据流、行为建模、高一些的要学双极和多级逻辑最优化、时序分析和最优、RTL综合,对,还有仿真等。自己看书好像提升比较困难。你需要下点功夫钻研,最好能有人指点一下,能配合着做点练习。如果真想学,不会有太大问题
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Re: 选择VHDL还是verilog HDL

请问学习verilog HDL用哪本书较好,我刚开始学
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Re: 选择VHDL还是verilog HDL

夏宇闻的书很经典
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Re: 选择VHDL还是verilog HDL

忘了跟你说名字了 《verilog 数字系统设计教程》 基本上是人手一本的
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闂傚倸鍊搁崐鎼佸磹閹间礁纾瑰瀣捣閻棗銆掑锝呬壕濡ょ姷鍋為悧鐘汇€侀弴銏犖ч柛鈩冦仦缁剝淇婇悙顏勨偓鏍礉瑜忕划濠氬箣閻樺樊妫滈梺绉嗗嫷娈曢柣鎾存礋閺岀喖鏌囬敃鈧悘閬嶆煕閵堝拋鍎旈柡灞诲€濆鍫曞箰鎼粹€叉樊闂備礁鎼張顒傜矙閹达箑鐓″璺号堥弸搴ㄦ煙闁箑鏋ら柍璇茬箻濮婅櫣鎷犻幓鎺濆妷闂佺厧缍婄粻鏍婵炴潙鍚嬪ḿ娆愵攰闂備礁鎲″ú锕傚垂閹殿喚涓嶉柟鎯板Г閻撴洟鏌嶉埡浣告殧濞寸媴绠戦…璺ㄦ喆閸曨剛顦紓浣介哺閹瑰洤鐣烽幒鎴旀瀻闁瑰瓨绻傞‖澶嬩繆閻愵亜鈧垿宕濈仦杞挎稑鈹戠€n亝鐎梺鍛婂姦閸犳牠锝為崨瀛樼厽婵☆垵娅f禒娑欑箾閸喎鍔ら柍瑙勫灦楠炲﹪鏌涙繝鍐╃妤犵偛锕ラ幆鏃堝閻樻彃顫婇梻鍌氬€搁崐椋庣矆娓氣偓閹潡宕惰濞存牠鏌曟繛褍鎳愰悞鍏肩箾鏉堝墽绉い顐㈩樀瀹曪綀绠涘☉娆戝帾闂佸壊鍋呯换宥呂hぐ鎺撶厽闁规崘娉涢弸娑㈡煛瀹€瀣埌妞ゎ偅绮撻崺鈧い鎺嶈兌椤╂煡鎮规潪鎷岊劅闁诲骸鐖奸弻锝夊箣閿濆憛鎾绘煟閹惧瓨绀嬮柡宀嬬節瀹曟帒鈹戦崶鈹库偓濠勭磽娴e搫啸缂侇噮鍨舵俊鐢稿礋椤栨凹娼婇梺鎸庣☉鐎氼參宕抽弶璇炬棃鎮╅棃娑楃捕濡炪倖鍨甸ˇ闈涱嚕椤愶箑纾奸柣鎰綑濞堢喖姊洪棃娑辨濠碘€虫穿閵囨劙濡搁埡鍌楁嫼闁荤姴娲﹂悡锟狀敁濡ゅ懏鐓曟俊顖濆吹閻帞鈧娲橀崹鍧楃嵁濡偐纾兼俊顖滃帶楠炲牓姊绘担鍝ョШ闁稿锕畷銏$附缁嬭法顦梺闈涚墕濡稓绮绘ィ鍐╃厱妞ゆ劦鍋勬晶顖炴倵濮樼偓瀚�闂傚倸鍊搁崐鎼佸磹閹间礁纾圭€瑰嫭鍣磋ぐ鎺戠倞妞ゆ帊绀侀崜顓烆渻閵堝棗濮х紒鐘冲灴閻涱噣濮€閵堝棛鍘撻柡澶屽仦婢瑰棝宕濆鍡愪簻闁哄倸鐏濋顐ょ磼鏉堛劍宕岀€规洘甯掗~婵嬵敄閽樺澹曢梺鍛婄缚閸庢娊鎯屽▎鎾寸厱闁哄洢鍔岄悘鐘电磼閻欌偓閸ㄥ爼寮婚妸鈺傚亞闁稿本绋戦锟�闂傚倸鍊搁崐鎼佸磹閹间礁纾归柣鎴eГ閸ゅ嫰鏌涢锝嗙缂佺姷濞€閺岀喖宕滆鐢盯鏌涚€c劌鈧繈寮婚弴鐔虹闁绘劦鍓氶悵鏇㈡⒑缁嬫鍎忔い鎴濐樀瀵鏁愭径濠勭杸濡炪倖甯婇悞锕傚磿閹剧粯鈷戠紓浣姑粭鎺楁煟韫囨柨鍝哄┑锛勬暬瀹曠喖顢涘槌栧敽闂備浇顫夐幆宀勫垂闁秴鏋佸Δ锝呭暞閻撶喖骞栧ǎ顒€鐏柛鐔哥叀閺岀喖宕欓妶鍡楊伓濠电姷鏁告慨鐑藉极閸涘﹥鍙忛柣鎴f閺嬩線鏌熼梻瀵割槮缁惧墽绮换娑㈠箣閺冣偓閸ゅ秹鏌涢妷顔煎⒒闁轰礁娲弻鏇$疀閺囩倫銉︺亜閿旇娅嶉柟顔筋殜瀹曟寰勬繝浣割棜闂傚倷绀侀幉鈥趁洪敃鍌氱;濠㈣埖鍔曢弰銉╂煟閹邦喖鍔嬮柍閿嬪灴閹綊骞侀幒鎴濐瀳濠电偛鎳忛崝娆撳蓟閻旂厧绀勯柕鍫濇椤忥拷
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纯净的硅(高级)

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关于语言之争

闂傚倸鍊搁崐鎼佸磹閹间礁纾瑰瀣捣閻棗銆掑锝呬壕濡ょ姷鍋為悧鐘汇€侀弴銏犖ч柛鈩冦仦缁剝淇婇悙顏勨偓鏍礉瑜忕划濠氬箣閻樺樊妫滈梺绉嗗嫷娈曢柣鎾存礋閺岀喖鏌囬敃鈧悘閬嶆煕閵堝拋鍎旈柡灞诲€濆鍫曞箰鎼粹€叉樊闂備礁鎼張顒傜矙閹达箑鐓″璺号堥弸搴ㄦ煙闁箑鏋ら柍璇茬箻濮婅櫣鎷犻幓鎺濆妷闂佺厧缍婄粻鏍婵炴潙鍚嬪ḿ娆愵攰闂備礁鎲″ú锕傚垂閹殿喚涓嶉柟鎯板Г閻撴洟鏌嶉埡浣告殧濞寸媴绠戦…璺ㄦ喆閸曨剛顦紓浣介哺閹瑰洤鐣烽幒鎴旀瀻闁瑰瓨绻傞‖澶嬩繆閻愵亜鈧垿宕濈仦杞挎稑鈹戠€n亝鐎梺鍛婂姦閸犳牠锝為崨瀛樼厽婵☆垵娅f禒娑欑箾閸喎鍔ら柍瑙勫灦楠炲﹪鏌涙繝鍐╃妤犵偛锕ラ幆鏃堝閻樻彃顫婇梻鍌氬€搁崐椋庣矆娓氣偓閹潡宕惰濞存牠鏌曟繛褍鎳愰悞鍏肩箾鏉堝墽绉い顐㈩樀瀹曪綀绠涘☉娆戝帾闂佸壊鍋呯换宥呂hぐ鎺撶厽闁规崘娉涢弸娑㈡煛瀹€瀣埌妞ゎ偅绮撻崺鈧い鎺嶈兌椤╂煡鎮规潪鎷岊劅闁诲骸鐖奸弻锝夊箣閿濆憛鎾绘煟閹惧瓨绀嬮柡宀嬬節瀹曟帒鈹戦崶鈹库偓濠勭磽娴e搫啸缂侇噮鍨舵俊鐢稿礋椤栨凹娼婇梺鎸庣☉鐎氼參宕抽弶璇炬棃鎮╅棃娑楃捕濡炪倖鍨甸ˇ闈涱嚕椤愶箑纾奸柣鎰綑濞堢喖姊洪棃娑辨濠碘€虫穿閵囨劙濡搁埡鍌楁嫼闁荤姴娲﹂悡锟狀敁濡ゅ懏鐓曟俊顖濆吹閻帞鈧娲橀崹鍧楃嵁濡偐纾兼俊顖滃帶楠炲牓姊绘担鍝ョШ闁稿锕畷銏$附缁嬭法顦梺闈涚墕濡稓绮绘ィ鍐╃厱妞ゆ劦鍋勬晶顖炴倵濮樼偓瀚�闂傚倸鍊搁崐鎼佸磹閹间礁纾圭€瑰嫭鍣磋ぐ鎺戠倞妞ゆ帊绀侀崜顓烆渻閵堝棗濮х紒鐘冲灴閻涱噣濮€閵堝棛鍘撻柡澶屽仦婢瑰棝宕濆鍡愪簻闁哄倸鐏濋顐ょ磼鏉堛劍宕岀€规洘甯掗~婵嬵敄閽樺澹曢梺鍛婄缚閸庢娊鎯屽▎鎾寸厱闁哄洢鍔岄悘鐘电磼閻欌偓閸ㄥ爼寮婚妸鈺傚亞闁稿本绋戦锟�闂傚倸鍊搁崐鎼佸磹閹间礁纾归柣鎴eГ閸ゅ嫰鏌涢锝嗙缂佺姷濞€閺岀喖宕滆鐢盯鏌涚€c劌鈧繈寮婚弴鐔虹闁绘劦鍓氶悵鏇㈡⒑缁嬫鍎忔い鎴濐樀瀵鏁愭径濠勭杸濡炪倖甯婇悞锕傚磿閹剧粯鈷戠紓浣姑粭鎺楁煟韫囨柨鍝哄┑锛勬暬瀹曠喖顢涘槌栧敽闂備浇顫夐幆宀勫垂闁秴鏋佸Δ锝呭暞閻撶喖骞栧ǎ顒€鐏柛鐔哥叀閺岀喖宕欓妶鍡楊伓濠电姷鏁告慨鐑藉极閸涘﹥鍙忛柣鎴f閺嬩線鏌熼梻瀵割槮缁惧墽绮换娑㈠箣閺冣偓閸ゅ秹鏌涢妷顔煎⒒闁轰礁娲弻鏇$疀閺囩倫銉︺亜閿旇娅嶉柟顔筋殜瀹曟寰勬繝浣割棜闂傚倷绀侀幉鈥趁洪敃鍌氱;濠㈣埖鍔曢弰銉╂煟閹邦喖鍔嬮柍閿嬪灴閹綊骞侀幒鎴濐瀳濠电偛鎳忛崝娆撳蓟閻旂厧绀勯柕鍫濇椤忥拷
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Re: 选择VHDL还是verilog HDL

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闂傚倸鍊搁崐鎼佸磹閹间礁纾瑰瀣捣閻棗銆掑锝呬壕濡ょ姷鍋為悧鐘汇€侀弴銏犖ч柛鈩冦仦缁剝淇婇悙顏勨偓鏍礉瑜忕划濠氬箣閻樺樊妫滈梺绉嗗嫷娈曢柣鎾存礋閺岀喖鏌囬敃鈧悘閬嶆煕閵堝拋鍎旈柡灞诲€濆鍫曞箰鎼粹€叉樊闂備礁鎼張顒傜矙閹达箑鐓″璺号堥弸搴ㄦ煙闁箑鏋ら柍璇茬箻濮婅櫣鎷犻幓鎺濆妷闂佺厧缍婄粻鏍婵炴潙鍚嬪ḿ娆愵攰闂備礁鎲″ú锕傚垂閹殿喚涓嶉柟鎯板Г閻撴洟鏌嶉埡浣告殧濞寸媴绠戦…璺ㄦ喆閸曨剛顦紓浣介哺閹瑰洤鐣烽幒鎴旀瀻闁瑰瓨绻傞‖澶嬩繆閻愵亜鈧垿宕濈仦杞挎稑鈹戠€n亝鐎梺鍛婂姦閸犳牠锝為崨瀛樼厽婵☆垵娅f禒娑欑箾閸喎鍔ら柍瑙勫灦楠炲﹪鏌涙繝鍐╃妤犵偛锕ラ幆鏃堝閻樻彃顫婇梻鍌氬€搁崐椋庣矆娓氣偓閹潡宕惰濞存牠鏌曟繛褍鎳愰悞鍏肩箾鏉堝墽绉い顐㈩樀瀹曪綀绠涘☉娆戝帾闂佸壊鍋呯换宥呂hぐ鎺撶厽闁规崘娉涢弸娑㈡煛瀹€瀣埌妞ゎ偅绮撻崺鈧い鎺嶈兌椤╂煡鎮规潪鎷岊劅闁诲骸鐖奸弻锝夊箣閿濆憛鎾绘煟閹惧瓨绀嬮柡宀嬬節瀹曟帒鈹戦崶鈹库偓濠勭磽娴e搫啸缂侇噮鍨舵俊鐢稿礋椤栨凹娼婇梺鎸庣☉鐎氼參宕抽弶璇炬棃鎮╅棃娑楃捕濡炪倖鍨甸ˇ闈涱嚕椤愶箑纾奸柣鎰綑濞堢喖姊洪棃娑辨濠碘€虫穿閵囨劙濡搁埡鍌楁嫼闁荤姴娲﹂悡锟狀敁濡ゅ懏鐓曟俊顖濆吹閻帞鈧娲橀崹鍧楃嵁濡偐纾兼俊顖滃帶楠炲牓姊绘担鍝ョШ闁稿锕畷銏$附缁嬭法顦梺闈涚墕濡稓绮绘ィ鍐╃厱妞ゆ劦鍋勬晶顖炴倵濮樼偓瀚�闂傚倸鍊搁崐鎼佸磹閹间礁纾圭€瑰嫭鍣磋ぐ鎺戠倞妞ゆ帊绀侀崜顓烆渻閵堝棗濮х紒鐘冲灴閻涱噣濮€閵堝棛鍘撻柡澶屽仦婢瑰棝宕濆鍡愪簻闁哄倸鐏濋顐ょ磼鏉堛劍宕岀€规洘甯掗~婵嬵敄閽樺澹曢梺鍛婄缚閸庢娊鎯屽▎鎾寸厱闁哄洢鍔岄悘鐘电磼閻欌偓閸ㄥ爼寮婚妸鈺傚亞闁稿本绋戦锟�闂傚倸鍊搁崐鎼佸磹閹间礁纾归柣鎴eГ閸ゅ嫰鏌涢锝嗙缂佺姷濞€閺岀喖宕滆鐢盯鏌涚€c劌鈧繈寮婚弴鐔虹闁绘劦鍓氶悵鏇㈡⒑缁嬫鍎忔い鎴濐樀瀵鏁愭径濠勭杸濡炪倖甯婇悞锕傚磿閹剧粯鈷戠紓浣姑粭鎺楁煟韫囨柨鍝哄┑锛勬暬瀹曠喖顢涘槌栧敽闂備浇顫夐幆宀勫垂闁秴鏋佸Δ锝呭暞閻撶喖骞栧ǎ顒€鐏柛鐔哥叀閺岀喖宕欓妶鍡楊伓濠电姷鏁告慨鐑藉极閸涘﹥鍙忛柣鎴f閺嬩線鏌熼梻瀵割槮缁惧墽绮换娑㈠箣閺冣偓閸ゅ秹鏌涢妷顔煎⒒闁轰礁娲弻鏇$疀閺囩倫銉︺亜閿旇娅嶉柟顔筋殜瀹曟寰勬繝浣割棜闂傚倷绀侀幉鈥趁洪敃鍌氱;濠㈣埖鍔曢弰銉╂煟閹邦喖鍔嬮柍閿嬪灴閹綊骞侀幒鎴濐瀳濠电偛鎳忛崝娆撳蓟閻旂厧绀勯柕鍫濇椤忥拷
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